| 发明名称 | 单调动态－静态伪NMOS逻辑电路和形成逻辑门阵列的方法 | ||
| 摘要 | 单调动态-静态伪NMOS逻辑电路包括：具有时钟输入以及具有输出的动态逻辑电路，其中，当向时钟输入提供低时钟信号时，配置所述的输出以便将该输出预先配置为高电平；以及，具有互补时钟输入以及具有输出的静态逻辑电路，其中当向互补时钟输入提供较高值的互补时钟信号时，配置所述的输出以便将该输出预先设置为低电平。逻辑门阵列包括连接在一起的多个垂直超薄晶体管。 | ||
| 申请公布号 | CN100464502C | 申请公布日期 | 2009.02.25 |
| 申请号 | CN02805073.8 | 申请日期 | 2002.02.07 |
| 申请人 | 微米技术有限公司 | 发明人 | 莱昂纳德·福布斯 |
| 分类号 | H03K19/096(2006.01);H01L27/118(2006.01);H01L21/8238(2006.01) | 主分类号 | H03K19/096(2006.01) |
| 代理机构 | 中科专利商标代理有限责任公司 | 代理人 | 朱进桂 |
| 主权项 | 1.一种单调动态—静态伪NMOS逻辑电路，包括：具有时钟输入以及具有输出的动态逻辑电路，其中，当向时钟输入提供低时钟信号时，配置所述的输出以便将该输出预先充电为高电平；以及具有NMOS晶体管的静态逻辑电路，所述静态逻辑电路具有互补时钟输入以及具有包括与互补时钟输入相连的控制电极的p型晶体管，其中当向互补时钟输入提供较高值的互补时钟信号时，配置所述的p型晶体管以便将该静态逻辑电路的输出预充电为低电平，所述静态逻辑电路具有与动态逻辑电路的输出相连的逻辑输入。 | ||
| 地址 | 美国艾达荷 | ||