基于可编程门阵列的低密度奇偶校验编解码硬件仿真系统

摘要

本发明公开了一种基于FPGA的LDPC编解码硬件仿真系统，该系统包括PC端控制软件和基于FPGA的硬件部分，硬件部分包括了PCI接口控制模块，随机数发生器，高斯噪声发生器，LDPC编/解码等主要模块。本发明基于FPGA硬件实现了对LDPC码的仿真研究，同时，该系统具有很好的可控性、可观测性和可重用性，并大大提高仿真速度(为软件仿真速度的300多倍)，为更好地研究同类纠错码提供良好的实验环境。

主权项

1.一种基于可编程门阵列的低密度奇偶校验编解码硬件仿真系统，其特征在于：它包括PC端控制软件和基于FPGA的硬件两部分；其中，基于FPGA的硬件部分包括PCI接口控制模块和LDPC码仿真模块，LDPC码仿真模块包括随机数发生器、高斯噪声发生器、LDPC码编码器、LDPC码解码器、校验模块以及源数据模块和待解码数据模块；对仿真环境进行设置、并显示仿真进度以及仿真过程中状态的PC端控制软件部分通过PCI接口与基于FPGA的硬件部件进行通信；在LDPC码仿真模块中，随机数发生器生成仿真源数据，送至LDPC码编码器进行编码，同时源数据暂存于源数据模块内，高斯噪声发生器根据PC端控制软件设定的噪声方差产生相应的加性高斯白噪声信号，施加于编码后的数据，生成的数据暂存待解码数据模块内；LDPC码解码器从待解码数据模块内提取数据，进行解码并将解码后的数据输送至校验模块；校验模块根据源数据和解码后数据计算校验结果并将校验结果信息存于PCI接口控制模块中。