基带成形SRRC数字滤波器的低复杂度实现装置及方法

摘要

本发明涉及基带成形SRRC数字滤波器的低复杂度实现装置及方法，该装置包括：双路复用抽头延迟线单元，将双路复合输入信号延时得到输入向量；倒序单元，将输入向量进行倒序；输入选通单元，对输入向量和倒序向量进行分时选通；M个加权求和单元，时分复用和与子滤波器半系数向量的加权求和运算装置；延迟求和单元，对运算的输出完成设定延迟后，再和与之同步的运算的输出求和；转接器单元，对各个子滤波器的滤波运算结果分时选通，得到SRRC数字滤波器的两路成形滤波结果。本发明使抽头延迟线长度精简为原有的1/(2M)，显著减少了基带成形SRRC数字滤波器实现所需的硬件资源，降低了复杂度，使滤波运算工作在较低频率，并且实现了I/Q双路复用同一套滤波装置。

主权项

1、基带成形SRRC数字滤波器的低复杂度实现装置，该SRRC数字滤波器的阶数为N，被分解为M个子滤波器，其中M≥2为内插因子，其特征在于，该装置包括：时钟源单元，提供2f_s、4f_s和Mf_s三种频率的时钟，若M＝2或M＝4则只需两种频率的时钟，其中f_s为输入信号的采样频率；双路复用抽头延迟线单元，在频率2f_s的时钟驱动下，将两路输入信号分时选通形成双路复合输入信号，交替延时输出和延时寄存，由其抽头得到输入向量倒序单元，将所述输入向量进行倒序，转换为倒序向量输入选通单元，在频率4f_s的时钟驱动下，对输入向量和倒序向量进行分时选通；M个加权求和单元，在频率4f_s的时钟驱动下，时分复用和与子滤波器半系数向量的加权求和运算装置，分别完成与的加权求和运算，其中0≤i≤M-1；延迟求和单元，在频率2f_s的时钟驱动下，对加权求和单元进行运算的输出端输出完成设定延迟后，再和加权求和单元与之同步的运算的输出端输出求和，获得各子滤波器的滤波运算结果；转接器单元，在频率Mf_s的时钟驱动下，对各个子滤波器的滤波运算结果分时选通，其中两路恒相差2个选通点，分别得到SRRC数字滤波器的两路成形滤波结果。