用于将电路设计等比例缩放之系统与方法

摘要

本发明揭示一种用于将电路设计缩放至新技术之系统及方法，其包含指定第一组组件，该组组件包含设计缩放的元件，该元件在两维度内具有一设计的缩放，用于在不受缩放一第二组组件的影响下，呈现该第一组组件。该第二组组件包含间距匹配电路。该第二组组件已经缩放。然后，该第二组组件设计成在不受缩放该第一组组件的影响下，呈现该第二组组件。该第一组组件根据复数个缩放系数来缩放，包含：根据参考缩放系数，缩放该设计缩放元件；以及根据该参考缩放系数之一，缩放该第一组组件内的其他组件。