半导体存储装置中的延迟锁定回路及其时钟锁定方法

摘要

一种用以产生一延迟锁定的时钟信号的延迟锁定回路(DLL)，其包含一比较器使能信号产生器，用于产生一比较器使能信号以响应一复位信号以及多个时钟除频信号；一半锁检测器，用于产生半锁检测信号以响应该比较器使能信号；一相位比较器，由比较器使能信号所使能，用以接收一上升沿时钟信号及一反馈时钟信号，以比较该上升沿时钟信号及反馈时钟信号的相位并输出该比较结果；以及一DLL产生器，用于产生延迟锁定的时钟信号以响应该比较结果，其中该比较器使能信号是通过将复位信号的脉冲宽度扩大一预定量所产生。

主权项

1.一种延迟锁定回路，用以产生一延迟锁定时钟信号，其包含：一比较器使能信号产生器，用于产生一比较器使能信号以响应一复位信号及多个时钟除频信号；一半锁检测器，用于产生一半锁检测信号以响应该比较器使能信号；一相位比较器，其由比较器使能信号所使能，用以接收一上升沿时钟信号及一反馈时钟信号，以比较该上升沿时钟信号及该反馈时钟信号的相位，并响应于半锁检测信号输出电源供应电压和输出信号之一；及用于产生延迟锁定时钟信号以响应该输出信号的延迟锁定回路产生器；其中该比较器使能信号是通过将复位信号的脉冲宽度扩大一预定量所产生的。