PLL时钟发生器及其控制方法和光盘装置

摘要

本发明提供一种PLL时钟发生器，接收输入信号，生成具有输入信号频率的N倍(N为大于或等于1的自然数)频率的输出信号，具备：对时钟信号进行N分频并输出的分频器(206)；检测输入信号与分频器(206)的输出信号的相位差，并输出包含表示所述相位差信息的相位差信号的相位比较器(202)；除去相位差信号的高频成分的低通滤波器(203)；发生对应低通滤波器(203)的输出频率的时钟信号，并将其输出到分频器的电压控制振荡器(204)；根据相位差信号，控制分频器输出信号相位的相位控制部(205)。由这样简单的构成，可以实现抖动小，高速引入的PLL时钟发生器。

主权项

1.一种PLL时钟发生器，接收输入信号，并生成具有所述输入信号频率的N倍频率的输出信号，其中N为大于或等于1的自然数，其特征在于，具备：分频器，对时钟信号进行计数，N分频后输出；相位比较器，检测所述输入信号与所述分频器的输出信号之间的相位差，并输出包含表示所述相位差的信息的相位差信号；低通滤波器，对所述相位差信号平滑化；电压控制振荡器，产生与低通滤波器输出对应的频率的所述时钟信号，并输出到所述分频器；时间宽度检测部，根据所述相位差信号，生成具有与所述相位差相当的振幅的正相位差信号以及负相位差信号；相位控制部，当所述正相位差信号的振幅在规定值以上时，则让所述分频器的所述计数超前，当所述负相位差信号的振幅在规定值以上时，则让所述分频器的所述计数滞后，由此改变所述分频器的输出信号的相位；和同步检测部，根据所述相位差信号，决定PLL的同步状态，当判断为非同步状态时，发出指令使所述相位控制部动作。