| 主权项 |
1.一种用以产生非重叠输出信号之时钟驱动 器电路,所述电路其构成包括; 一除频器装置,耦合至一第一时钟信 号,此除频器装置具有第二及第三时钟信 号作为输出; 一第一延迟装置,产生第四及第五信 号; 一第二延迟装置,产生第六及第七信 号; 上述第一延迟装置耦合至上述第二时 错杂信号及上述第七信号,上述第一延迟 装置在上述第六信号之下降边缘与上述第 四信号之上升边缘之间造成延迟; 上述第二延迟装置耦合至上述第三时 错杂信号及上述第五信号,上述第二延迟 装置在上述第四信号之止降边缘与上述第 六信号之上升边缘之间造成延迟;2.根据上述申请 专利范围第1项之电路,其 中上述第一延迟装置其构成包含: 第一及第二反相器耦合于该第一反相 器输入与该第二反相器之输出之间,上述 第一反相器输入耦合至上述第二时钟信号 ; 第三及第四反相器耦合于该第三反相 器之输入与该第四反相器之输出之间,上 述第三反相器耦合至上述第二时钟信号; 上述第二及第四反相器之输出系耦合 至一第五反相器,上述第五反器上之输出 系上上述第四信号; 第六及第七及相器耦合于该第六反相 器之输入与该第七反相器之输出之间,上 述第六反相器耦合至上述第四信号,上述 第七反相器之输出系上述第五信号。3.根据上述 申请专利范围第1项之电路,其 中上述第二延迟装置之构成包含: 第八及第九反相器耦合于该第八反相 器之输入与该第九反相器之输出之间,上 述第八反相器耦合至上述第三时钟信号; 第十及第十一反相器耦合于该第十反 相器之输入与该第十一反相器之输出之间 ,上述第十反相器之输入耦合至上述第三 信号; 上述第九及第十一反相器之输出系耦 合至一第十二反相器,上述第十二反相器 之输出系上述第六信号; 第十三及第十四反相器耦合于第十三 反相器之输入与第十四反相器之输出之间 ,上述第十三反相器之输入系耦合至上述 第六信号,上述第十四反相器之输出系上 述第七信号。4.根据上述申请专利范围第2项之电 路,其 中上述第一延迟装置之第一反器包括一第 一电晶体,上述第一电晶体之闸耦合至上 述第七信号。5.根据上述申请专利范围第3项之电 路,其 中上述第二延迟装置之第八反器包括一第 二电晶体,上述第二电晶体之闸耦合至上 述第五信号。6.根据上述申请专利范围第1项之电 路,更 包含耦合于该第一与第二延迟装置之一第 三延迟装置,该第三延迟装置产生第四信 之互补信号;以及耦合于该第一与第二延 迟装置之一第四延迟装置,该第四延迟装 置产生第六信号之互补信号。图示简单说明: 图1为一方块图,示本创作之电路配置 。 图2为一方块图,示本创作在用以产主 互补信号时之电路配置。 图3为一电路图,示真信号延迟装置。 图4为一电路图,示互补信号延迟装置 。 图5为一定时图,示本创作之输出信号 。 |
