| 主权项 |
1.一种积体半导体记忆之冗余解码器具有多 値解码器站包含一交换电晶体和一可分开 之连接其具有对应之情况其中该可分开之 连接被切开且未受损伤,及至少一充电电 晶体,包括,在每一解码器站中,一定址 电路连接至且位于该交换电晶体和对应解 码器站之可分开连接之间,该可分开连接 之该切开情况在各自可分开连接是在其未 受损伤情况中时是由该定址电路可以电气 方式模拟。2.如申请专利范围第1项所述之冗余解 码器 ,其中该定址电路包含一记忆电路其具有 一记亿功能可由指定至对应解码器站之一 位址信及由控制信号所引进,让记亿电路 有一输出用于输出信号控制被切开可分开 连接情况之模拟。3.如申请专利范围第2项所述之 冗余解码器 ,包含一控制电晶体连接至该记忆电路用 以馈送该位址信号至记忆电路。4.如申请专利范 围第2项所述之冗余解码器 ,其中该记忆电路是一双稳态正反器电路 。5.如申请专利范围第4项所述之冗余解码器 ,其中该双稳态正反器电路是属于RS形 态。6.如申请专利范围第l项所述之冗余解码器 ,其中该半导体记忆有一供给电位加至其 ,且该定址电路包含一记忆电路具有一记 忆功能其可由该供给电位引进以制该定址 电路。7.如申请专利范围第l项所述之冗余解码器 ,其中该半导体记亿有一参考电位加至其 ,且该定址电路包含一记忆电路具有一记 忆功能其可由该参考电位引进以控制该定 址电路。8.如申请专利范围第1项所述之冗余解码 器 ,其中该定址电路包含一记忆电路,且包 含一冗余电晶体其连接该记忆电路至该交 换电路及该可分开之连接。图示简单说明: 图1是一最近发展之冗余解码器的电 路图;及 图2是图1之一片段图在其中并入依 照本发明之一构造。 |
