静电放电防护用半导体结构

摘要

本发明是有关于一静电放电防护用半导体结构，包括一接地栅NMOS，该接地栅NMOS具有一基板、一栅极、一源极以及一漏极。多个接触插塞形成于该源极与漏极侧上。多个第一层通孔电性耦接至该GGNMOS并于该源极区和漏极区内具有一大体上互不对称的布局。一个或一组第二层通孔将该ESD电流导引至所需的第一层通孔。该GGNMOS内电流的流动均等性因而获得改善。

主权项

1. 一种静电放电防护用半导体结构，所述静电放电防护用半导体结构包括：一基板；一栅极，设置于该基板上；一源极，置于该栅极的一源极侧的基板内；一漏极，置于该栅极的一漏极侧的该基板内；多个接触插塞，以栅极的长度方向排列并分别设置于该源极侧与该漏极侧；其中，设置于该源极侧的所述多个接触插塞耦接至该源极，设置于该漏极侧的所述多个接触插塞耦接至该漏极；多个第一层开口，通过该多个接触插塞分别电性耦接至该源极与漏极；其中置于该漏极侧的该多个第一层开口置于该漏极上表面沿栅极长度方向上的两端，且置于该源极侧的该多个第一层开口置于该源极中间；以及其中该多个第一层开口以导电物质充填。