级联的延迟锁定环路

摘要

本发明涉及级联的延迟锁定环路，在几个实施例中的延迟锁定环频率合成器使用初级延迟线元件(24)和一个或多个次级延迟元件(162，164，270，310)。在一个实施例中，主延迟线(24)用于粗糙地选择频率输出，而次级延迟元件(162，164，270，310)(无源的或有源的)用于增加初级延迟线(24)的分辨率。在无源实施例中，通过选择主延迟线(24)的输出抽头中的分量作为无源次级延迟元件(310)的驱动信号以提供粗糙调节和选择次级延迟元件(310)的输出以提供精细的选择，可以实现粗糙和精细的频率选择。

主权项

1. 一种延迟锁定环路，包括：具有接收时钟信号的输入并具有多个初级输出抽头的初级延迟线，初级延迟线具有N个延迟元件，其中每个延迟元件具有D的延迟以使初级延迟线具有总共N×D的延迟；具有多个次级输出抽头的次级延迟电路，该次级延迟电路进一步包括从初级输出抽头中选择的一个中接收信号的输入，次级延迟电路具有M个延迟元件，其中每个延迟元件具有Ds的延迟以使次级延迟电路具有总共M×Ds的延迟；以及输出控制电路，其从初级延迟线或次级延迟电路中选择一个或多个抽头作为输出，其中输出控制电路基于以下的算法选择抽头：计算时钟信号的频率对所希望的输出频率的比K.C，其中C是该比的小数部分，K是整数部分；以及以大致均等间隔的延迟增量识别构成重复抽头周期的抽头序列，其中第j个抽头地址Cj由Cj＝Cj-1+C定义。