用于SOC的加解密协处理器、其实现方法及编程模型

摘要

本发明公开了一种用于SOC的加解密协处理器、其实现方法及编程模型。总线接口连接通用CPU总线，接收来自通用CPU总线的读写命令；控制模块用于控制总线接口所接收的读写命令及触发所述协处理器相应动作的开始、执行和结束；256位位处理器执行加密算法和数字签名算法中常用的数据检索和哈希算法；DMA控制器连接第二通用CPU总线，在控制模块控制下进行数据处理。实现方法是通过软硬件的划分，将各种加密解密算法分解为各个硬件运算单元，使用软件控制和调度各个硬件运算单元。编程模型即寄存器描述。本发明更加灵活、经济，能以中等速度实现大多数已知加密解密算法，并能满足大多数SOC芯片设计的要求。

主权项

1.一种用于SOC的加解密协处理器，其特征在于：包括，总线接口和配置寄存器，连接通用CPU总线，该总线接口接收来自通用CPU总线的读写命令，对其进行解释并读写相应的配置寄存器；中央控制模块，用于控制所述总线接口所接收的读写命令及触发所述协处理器相应动作的开始、执行和结束；32位ALU和桶式移位器，其中，32位ALU执行微码当中的通用指令；桶式移位器执行微码当中的移位和旋转指令；256位位处理器，执行加密算法和数字签名算法中常用的哈希算法；256位位排序器，执行对称加密算法中常用的数据洗牌算法；所述的256位位排序器不能做任意的比特排序，只能执行所有预定义的比特排序模式；32位乘法，乘累加和域乘法器，在一个时钟周期内完成32位乘法、乘累加或GP域乘法；所述的32位乘法、乘累加和域乘法器集成为一个整体，在一个时钟周期内完成32位乘法，乘累加或GP域乘法；其中，在执行RSA算法时，使用乘法和乘累加功能；在执行ECC算法时，使用GP域乘法功能；内部总线，256比特，进行所述协处理器的内部信息传输；包括数据输入总线256位、数据输出总线256位、数据地址总线16位、代码输出总线256位、代码地址总线16位，控制信号包括CS、RW和SEL；数据缓冲器，作为外部系统内存和所述协处理器之间的缓冲和高速缓冲存储器；寄存器文件，进行数据的暂存和快速的存取；DMA控制器，连接第二通用CPU总线，在所述中央控制模块控制下进行数据处理。