| 主权项 |
1.一种防止嵌合式非挥发性记忆体漏电流并同时 提高字元线以及互补式金属氧化物多晶矽闸极的 微影制程空间之方法,该方法至少包含: 提供具有一记忆体阵列区以及一逻辑元件区之一 底材; 形成一氧化层/氮化层/氧化层(ONO)在该记忆体阵列 区; 沉积一介电层在该逻辑元件区; 形成一多晶矽层在该记忆体阵列区以及该逻辑元 件区; 以该多晶矽层为基准,形成复数个字元线在该记忆 体阵列区上方,其中该复数个字元线之间的间距具 有相等宽度; 在该复数个字元线之间形成一间隙壁以填满在该 复数个字元线之间的该间距; 以该多晶矽层为基准,形成复数个多晶矽闸极在该 逻辑元件区上方,其中该复数个多晶矽闸极之间的 间距具有至少二个不相等之宽度;以及 在该逻辑元件区上形成金属氧化半导体电晶体。 2.如申请专利范围第1项之方法,其中形成该氧化层 /氮化层/氧化层(ONO)的步骤至少包含: 在该底材上形成该氧化层/氮化层/氧化层(ONO);以 及 移除在该逻辑元件区上的该氧化层/氮化层/氧化 层(ONO)。 3.如申请专利范围第2项之方法,其中上述氧化层/ 氮化层/氧化层(ONO)至少包含一第一介电层。 4.如申请专利范围第3项之方法,更包含一电荷储存 层在该第一介电层上。 5.如申请专利范围第4项之方法,其中该电荷储存层 的材料至少包含氮化矽。 6.如申请专利范围第5项之方法,更包含一第二介电 层在该电荷储存层上。 7.如申请专利范围第1项之方法,更包含在该氧化层 /氮化层/氧化层(ONO)形成步骤之后形成一位元线。 8.一种形成嵌合式非挥发性记忆体的方法,该方法 至少包含: 提供具有一记忆体阵列区以及一逻辑元件区之一 底材; 形成一氧化层/氮化层/氧化层(ONO)在该记忆体阵列 区; 形成一闸氧化层在该逻辑元件区; 沉积一多晶矽层在该记忆体阵列区以及该逻辑元 件区; 以该多晶矽层为基准,形成复数个多晶矽闸极在该 逻辑元件区上方,其中该复数个多晶矽闸极之间的 间距具有不相等之宽度; 在该复数个字元线之间形成一第一间隙壁以填满 在该复数个字元线之间的该间距; 以该多晶矽层为基准,形成复数个多晶矽闸极在该 逻辑元件区上方,其中该复数个多晶矽闸极之间的 间距具有至少二个不相等之宽度; 在该逻辑元件区上形成金属氧化半导体电晶体;以 及在该记忆体阵列区以及该逻辑元件区上进行一 自行对准金属矽化物步骤。 9.如申请专利范围第8项之方法,其中形成该氧化层 /氮化层/氧化层(ONO)的步骤至少包含: 在该底材上形成该氧化层/氮化层/氧化层(ONO);以 及 移除在该逻辑元件区上的该氧化层/氮化层/氧化 层(ONO)。 10.如申请专利范围第9项之方法,其中上述氧化层/ 氮化层/氧化层(ONO)至少包含一第一介电层。 11.如申请专利范围第10项之方法,更包含一电荷储 存层在该第一介电层上。 12.如申请专利范围第11项之方法,其中上述电荷储 存层的材料至少包含氮化矽。 13.如申请专利范围第12项之方法,更包含一第二介 电层在该电荷储存层上。 14.如申请专利范围第8项之方法,更包含在该记忆 体阵列区上形成氮化层/氧化层/氮化层(ONO)步骤之 后形成一位元线。 15.如申请专利范围第8项之方法,其中上述金属氧 化物半导体电晶体至少包含一多晶矽闸极在该闸 氧化层上以及一第二间隙壁在该多晶矽闸极的侧 壁上。 16.一种形成嵌合式非挥发性记忆体的方法,该方法 至少包含: 提供具有一记忆体阵列区以及一逻辑元件区之一 底材; 依序沉积一第一介电层在该底材上,一电荷储存层 在该第一介电层上以及一第二介电层在该电荷储 存层上; 移除在该逻辑元件区的该第一介电层,该电荷储存 层以及该第二介电层; 形成一第三介电层在该逻辑元件区; 沉积一多晶矽层在该记忆体阵列区以及该逻辑元 件区; 以该多晶矽层为基准,形成复数个字元线在该记忆 体阵列区上方,其中该复数个字元线之间的间距具 有相等宽度; 在该复数个字元线之间形成一第一间隙壁以填满 在该复数个字元线之间的该间距; 以该多晶矽层为基准,形成复数个多晶矽闸极在该 逻辑元件上方,其中该复数个多晶矽闸极之间的间 距具有多个不相等之宽度; 在该逻辑元件区上形成轻掺杂汲极区; 在该逻辑元件区上的该多晶矽闸极之间形成一第 二间隙壁; 形成一源极/汲极区邻近于该轻掺杂汲极区;以及 在该记忆体阵列区以及该逻辑元件区上进行一自 行对准金属矽化物步骤。 17.如申请专利范围第16项之方法,其中上述第一介 电层,该第二介电层以及该第三介电层的材料至少 包含氧化矽。 18.如申请专利范围第17项之方法,其中上述电荷储 存层的材料至少包含氮化矽。 19.如申请专利范围第16项之方法,更包含在该依序 沉积步骤之后形成一位元线。 图式简单说明: 第一A图系根据传统的技术,在底材上形成闸介电 层之结构示意图; 第一B图系根据传统的技术,闸氧化层与多晶矽层 在底材上形成之结构示意图; 第一C图系根据传统的技术,在记忆体阵列区以及 逻辑元件区上同时形成多晶矽闸极之结构示意图; 第一D图系根据传统的技术,在底材上形成记忆体 元件之结构示意图; 第一E图系为记忆体元件的俯视图; 第二A图系根据本发明所揭露之技术,在晶片上形 成记忆体阵列时的各步骤结构示意图; 第二B图系根据本发明所揭露的技术,在第二A图的 结构中,在记忆体阵列区上形成多晶矽闸极结构示 意图; 第二C图系根据本发明所揭露的技术,在第二B图的 结构上形成多晶矽闸极的结构示意图;以及 第二D图系根据本发明所揭露的技术,在第二C图的 结构中,在记忆体阵列区以及逻辑元件区上形成电 晶体之结构示意图。 |
