| 主权项 |
1.一种静态随机存取记忆体,系包含有: 记忆胞阵列,系具有配置于字元线与位元线之交叉 位置上之记忆胞者; 感测放大器,系用以放大前述位元线之电压者; 虚拟记忆胞,系于选择前述字元线时选择者; 虚拟位元线,系与该虚拟记忆胞连接者; 时序信号生成电路,系用以回应前述虚拟位元线之 电位变化而生成时序控制信号者;及 虚拟记忆胞选择电路,系将具有多数前述字元线之 字元线群作成输入,并回应前述字元线内至少1个 字元线之选择,而于该字元线群中选择共通之前述 虚拟记忆胞者。 2.如申请专利范围第1项之静态随机存取记忆体,其 系由外部供给时脉,并与前述时脉同步供给位址。 3.如申请专利范围第1项之静态随机存取记忆体,其 中该时序控制信号系含有一用以启动前述感测放 大器之感测放大器启动信号。 4.如申请专利范围第1项之静态随机存取记忆体,其 中该虚拟记忆胞系以与记忆胞阵列内之记忆胞相 同之节距而设置,并藉由多数前述虚拟记忆胞而构 成虚拟胞元单元,且,前述虚拟记忆胞选择电路系 同时选择前述虚拟胞元单元内之多数虚拟记忆胞 。 5.如申请专利范围第4项之静态随机存取记忆体,其 中该虚拟记忆胞系沿虚拟位元线配置,并藉由同时 选择前述虚拟胞元单元内之多数虚拟记忆胞,而使 虚拟位元线并列驱动。 6.如申请专利范围第1项之静态随机存取记忆体,其 中该记忆胞阵列系具有多数之字元线群; 且,分别对应于前述字元线群而设有虚拟记忆胞选 择电路与虚拟胞元单元。 7.如申请专利范围第1项或第4项之静态随机存取记 忆体,其中该虚拟记忆胞系具有一交叉连接有2个 反向器之锁存电路,且该锁存电路之1对节点之一 方系与高位准或低位准之电源连接。 8.如申请专利范围第1项之静态随机存取记忆体,其 中该虚拟记忆胞选择电路与该虚拟记忆胞间设有 一虚拟胞元单元设定电路,系用以使属于前述虚拟 胞元单元之虚拟记忆胞之个数做可变设定者。 9.一种静态随机存取记忆体,系包含有: 记忆胞阵列,系具有配置于字元线与位元线之交叉 位置上之记忆胞者; 感测放大器,系用以回应感测放大器启动信号而放 大前述位元线之电压者; 多数虚拟记忆胞,系与前述记忆胞阵列并列并沿位 元线方向配置者; 虚拟位元线,系与前述多数虚拟记忆胞并列连接者 ; 时序信号生成电路,系用以回应前述虚拟位元线之 电位变化而生成前述感测放大器启动信号者;及 虚拟记忆胞选择电路,系用以回应前述字元线之选 择而同时选择多数前述虚拟记忆胞者。 10.如申请专利范围第9项之静态随机存取记忆体, 其中该记忆胞内之字元线系分割为具有多数字元 线之字元线群,并对该等字元线群各设置有一前述 虚拟记忆胞选择电路。 图式简单说明: 第1图系利用虚拟电路之习知之静态随机存取记忆 体之构造图。 第2图系利用另一虚拟电路之习知之静态随机存取 记忆体之构造图。 第3图系第1实施型态例中之静态随机存取记忆体 之构造图。 第4图系第2实施型态例中之静态随机存取记忆体 之构造图。 第5图系第1及第2实施型态例之静态随机存取记忆 体中之动作时序图。 第6(a)、(b)图系实施型态例中之虚拟记忆胞之电路 图。 第7图所示者系本实施型态例中之虚拟记忆胞与一 般记忆胞之电路图。 第8(a)、(b)图系说明第2实施型态例中之变形例。 第9图系第2实施型态例中之虚拟记忆胞选择电路 之电路图。 第10图系第2实施型态例中之虚拟记忆胞选择电路 之电路图。 第11图系第2实施型态例中之虚拟记忆胞选择电路 之电路图。 |
