| 主权项 |
1.一种用于静电放电防护之电晶体结构,包含有: 至少两个邻近的电晶体,设置于一基底上,该等电 晶体的闸极与源极相互耦接,该等电晶体的汲极相 互邻近但分开,作为一个分割之汲极布植结构,其 中,该分割之汲极布植结构包含有被一轻掺杂汲极 区(lightly doped drain)以及一环(halo)布植区所隔开的 至少两个汲极布植区,其中,至少该等汲极布植区 的其中之一系耦接至一电路的一输出入焊垫。 2.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,另包含有两个袋型区域,用来包绕 于该等电晶体之闸极下的该轻掺杂汲极区之角落 。 3.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,其中,该环布植区的深度至少是0.5 微米。 4.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,其中,所有的该等汲极布植区系耦 接至该输出入焊垫。 5.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,其中,该等汲极布植区的数目系为 奇数,且该等汲极布植区系被该轻掺杂汲极区( lightly doped drain)以及该环(halo)布植区所隔开。 6.如申请专利范围第5项所述之用于静电放电防护 之电晶体结构,其中,仅有一个中间汲极布植区耦 接到该输出入焊垫。 7.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,其中,该等电晶体系为NMOS电晶体,且 一寄生之npn电晶体系由耦接至该输出入焊垫的该 等汲极布植区、该基底、以及该等源极其中之一 所构成,用以释放静电放电电流。 8.如申请专利范围第7项所述之用于静电放电防护 之电晶体结构,其中,该等汲极布植区系为N型重掺 杂,该环布植区系为P型,以及该轻掺杂汲极区系为N 型。 9.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,其中,该等电晶体系为PMOS电晶体,且 一寄生之pnp电晶体系由耦接至该输出入焊垫的该 等汲极布植区、该基底、以及该等源极其中之一 所构成,用以释放静电放电电流。 10.如申请专利范围第9项所述之用于静电放电防护 之电晶体结构,其中,该等汲极布植区系为P型重掺 杂,该环布植区系为N型,以及该轻掺杂汲极区系为P 型。 11.如申请专利范围第1项所述之用于静电放电防护 之电晶体结构,另包含有闸侧壁子,形成于该等电 晶体之闸极的侧壁上。 12.一种用于静电放电防护之电晶体结构,包含有: 至少两个邻近的电晶体,设置于具有一第一导电性 的一基底上,该等电晶体的闸极与源极相互耦接, 该等电晶体的汲极相互邻近但分开,作为一个分割 之汲极布植结构;以及 二袋型区域,用来包绕于该等电晶体之闸极下的一 轻掺杂汲极区之角落; 其中,该分割之汲极布植结构包含有两个具有一第 二导电型的汲极布植区,该第二导电型与该第一导 电型互补,该分割之汲极布植结构另包含有具有该 第一导电型的一轻掺杂汲极区(lightly doped drain)以 及具有该第二导电型之一环(halo)布植区,该环(halo) 布植区系设于该轻掺杂汲极区之下方,该环(halo)布 植区与该轻掺杂汲极区分割该等汲极布植区;以及 其中,至少该等汲极布植区的其中之一系耦接至一 电路的一输出入焊垫。 13.如申请专利范围第12项所述之用于静电放电防 护之电晶体结构,其中,该环布植区的深度至少是0. 5微米。 14.如申请专利范围第12项所述之用于静电放电防 护之电晶体结构,其中,至少最接近该等闸极的该 等汲极布植区系耦接至该输出入焊垫。 15.如申请专利范围第12项所述之用于静电放电防 护之电晶体结构,其中,该等汲极布植区的数目系 为奇数,且该等汲极布植区系被该轻掺杂汲极区( lightly doped drain)以及该环(halo)布植区所隔开。 16.如申请专利范围第15项所述之用于静电放电防 护之电晶体结构,其中,仅有一个中间汲极布植区 耦接到该输出入焊垫。 17.如申请专利范围第12项所述之用于静电放电防 护之电晶体结构,其中,该等电晶体系为NMOS电晶体, 该等汲极布植区系为N型重掺杂,该环布植区系为P 型,以及该轻掺杂汲极区系为N型。 18.如申请专利范围第12项所述之用于静电放电防 护之电晶体结构,其中,该等电晶体系为PMOS电晶体, 该等汲极布植区系为P型重掺杂,该环布植区系为N 型,以及该轻掺杂汲极区系为P型。 19.一种形成两个邻近的电晶体的方法,该两个邻近 的电晶体具有相互邻近的汲极,作为静电放电防护 ,该方法包含: 形成至少两个闸极于一基底上,该等闸极相互邻近 ; 形成一淡掺杂汲极区(lightly doped drain region,LDD)于 该基底中,位于该等闸极之间; 形成一环布植区,围绕该等闸极之间的该淡掺杂汲 极区;以及 形成至少二分开的汲极布植区,至少与该淡掺杂汲 极区与该环布植区之一部份重叠; 其中,该两个电晶体之闸极与源极相互耦接至一预 定供应电压。 20.如申请专利范围第19项所述之形成两个邻近的 电晶体的方法,另包含有: 于形成该等分开的汲极布植区之前,形成至少一侧 壁子(spacer)于该等闸极之侧壁上。 21.如申请专利范围第19项所述之形成两个邻近的 电晶体的方法,其中,该淡掺杂汲极区之厚度至少 为0.5微米。 图式简单说明: 第1A图系为一传统CMOS输出电路100的电路图。 第1B图为NMOS ESD防护电晶体112的一般电路设计图。 第1C图显示具有四个并排之NMOS电晶体114、116、118 以及120的NMOS ESD防护电晶体112之一张剖面图122。 第1D图为PMOS ESD防护电晶体110的一般电路设计图。 第1E图显示具有四个并排之PMOS电晶体144、146、148 、以及150的PMOS ESD防护电晶体110之一张剖面图142 。 第2图显示依据本发明实施的一NMOS ESD防护电晶体 200的剖面图。 第3A-3D图为制程中一连串的剖面图302、304、306以 及308,藉以显示依据本发明实施之CMOS IC分割之汲 极布植结构之形成过程。 第4图为具有三个汲极结构212以及三个汲极接触214 的NMOS ESD防护电晶体400的剖面图。 第5图为具有三个汲极结构212以及一个汲极接触214 的NMOS ESD防护电晶体500的剖面图。 第6图为具有三个汲极结构212以及两个汲极接触214 的PMOS ESD防护电晶体600的剖面图。 第7图为具有三个汲极结构212以及三个汲极接触214 的PMOS ESD防护电晶体700的剖面图。以及 第8图为具有三个汲极结构212以及一个汲极接触214 的PMOS ESD防护电晶体800的剖面图。 |
