| 主权项 |
1.一种多埠记忆体装置,包括复数个支援一串列输 入/输出介面之埠,该复数个埠包括一传输垫片及 一接收垫片,该多埠记忆体装置包括: 一记忆体核心电路; 一控制装置,使用以一封包形式输入至该复数个埠 之命令及位址,以产生对应于命令及该记忆体核心 电路之操作所需之一内部命令、一内部位址及一 控制信号;以及 一模式选择装置,用以结合供应至复数个模式选择 垫片之信号及产生一测试模式旗标信号, 其中在一测试模式中分配至该传输垫片及该接收 垫片以回应该测试模式旗标信号之输入∕输出资 料经由该等埠与该记忆体核心电路交换资料,以及 在上述测试模式中分配至该传输垫片及该接收垫 片之命令、位址及控制信号系绕过该控制装置及 提供至该记忆体核心电路。 2.如申请专利范围第1项之多埠记忆体装置,更包括 : 一入口输入垫片,分配至一MRS命令,用以在该测试 模式中提供一可靠性测试;以及 一测试逻辑电路,用以针对该记忆体核心电路提供 复数个测试模式,以回应供应至该入口输入垫之MRS 命令及绕过该控制装置之位址。 3.如申请专利范围第1项之多埠记忆体装置,更包括 一总和逻辑电路,用以将在该测试模式中绕过该控 制装置之命令及位址加总,以回应该测试模式旗标 信号,以便检查一旁路稳定性。 4.如申请专利范围第3项之多埠记忆体装置,更包括 一晶圆测试垫片,用以将该总和逻辑电路之输出输 出至外部。 5.如申请专利范围第1项之多埠记忆体装置,其中该 控制装置在该测试模式中分配至该传输垫片及接 收垫片之命令、位址及控制信号绕道而行的期间 实施一缓冲操作,及提供该等缓冲信号至该记忆体 核心电路,以做为一内部命令信号、一内部位址信 号及一内部控制信号,其中不会同时使用该内部命 令信号、该内部位址信号及该内部控制信号。 图式简单说明: 第1图描述韩国专利申请案第2003-92375号所揭露之 一256M多埠DRAM的架构; 第2图系描述在第1图之256M多埠DRAM中一区段及一传 送滙流排TB的方块图; 第3A图描述第2图所述之256M多埠DRAM的一正规读取 路径; 第3B图描述第2图所述之256M多埠DRAM的一正规写入 路径; 第4A图描述第2图所述之256M多埠DRAM的一交互读取 路径; 第4B图描述第2图所述之256M多埠DRAM的一交互写入 路径; 第5图系描述第1图所示之256M多埠DRAM的命令及资料 传输结构之方块图; 第6图系第1图所示之256M多埠DRAM的方块图; 第7图描述提供至第1图所示之256M多埠DRAM的一记忆 体核心电路之所有信号; 第8图系依据本发明在具有一串列输入∕输出介面 之多埠DRAM的测试模式中一命令传输结构之概念图 ; 第9图描述依据本发明一实施例上述256M多埠DRAM之 一测试模式用之接脚配置; 第10图系描述第9图之一MRS垫片及一AOC垫片的连接 状态之方块图; 第11图系在使用一MRS命令以产生一DFT旗标信号时 之情况的时序图;以及 第12图系第10图所示之一AOC总和逻辑电路之电路图 。 |
