| 摘要 |
一种将一充电状态读出、评估及再读入一记忆胞元之电路装置。该电路装置包括:一位元线(10)、一参考位元线(12)、具有两个交叉耦合型CMOS反相器的一检出放大器,且每一该等检出放大器皆包括一n通道场效电晶体(20、22)及一p通道场效电晶体(30、32),以及在其各别之源极端,链结至该等n通道场效电晶体之两电压源(40、42)中的电压源(40)可自一下限电位驱动至一上限电位,且链结至该等p通道场效电晶体(30、32)之电压源(42)可自该上限电位驱动至该下限电位。藉由该电路装置,当选择该电晶体之临界电压(UTH1、UTH2)为大于该下限与上限电压电位之间电压差之半者时,可能将三个不同之充电状态储存于该位元线(10)上之该记忆胞元(4)中。这可由制造工程、或譬如藉由改变基板偏压而达成。该第三充电状态可用于二位元逻辑或用于侦测该记忆胞元(4)中之一缺陷。 |
| 主权项 |
1.一种将一充电状态读出、评估及再读入一记忆 胞元(4)之电路装置,其包括: -一位元线(10), -该记忆胞元(4),连接至该位元线, -一参考位元线(12), -一参考记忆胞元(6),提供一比较电位,其连接至该 参考位元线(12), -一第一n型通道场效电晶体(20),其闸极端系连接至 该位元线(10),且其汲极端系连接至该参考位元线( 12), -一第二n型通道场效电晶体(22),其闸极端系连接至 该参考位元线(12),且其汲极端系连接至该位元线( 10), -一第一p型通道场效电晶体(30),其闸极端系连接至 该位元线(10),且其汲极端系连接至该参考位元线( 12), -一第二p型通道场效电晶体(32),其闸极端系连接至 该参考位元线(12),且其汲极端系连接至该位元线( 10), -一第一电压源(40),连接至该等第一及第二n型通道 场效电晶体(20、22)之源极端, -一第二电压源(42),连接至该等第一及第二p型通道 场效电晶体(30、32)之源极端,其中 -该等第一及第二n型通道场效电晶体(20、22)具有 一第一临界电压(UTH1),且该等第一及第二p型通道 场效电晶体(30、32)具有一第二临界电压(UTH2), -该第一电压源(40)系设计用以将一电压电位自一 上限驱动至一下限, -该第二电压源(42)系设计用以将一电压电位自该 下限驱动至该上限,及 -该等场效电晶体(20、22、30、32)之临界电压的量 値皆大于该电压电位上限与下限差値之半。 2.如申请专利范围第1项之电路装置,其中该等第一 (UTH1)及第二(UTH2)临界电压値具有一大致完全相同 之量値。 3.如申请专利范围第1项或第2项之电路装置,其中 -至少其中一该等场效电晶体(20、22、30、32)具有 一体端, -该体端系连接至一电压源以产生一基板偏压电位 ,及 -该用以产生一基板偏压电位之电压源系在至少两 不同之该基板偏压电位値之间调整。 4.如申请专利范围第1项或第2项之电路装置,其中 该等第一及第二临界电压値大体上为该电压电位 上限与下限差値之四分之三。 5.一种用于操作如申请专利范围第1项至第4项中任 一项之电路装置的方法,其步骤包括: -自该记忆胞元(4)读出一充电电荷,以在该位元线( 10)上生成一电压电位, -自该参考记忆胞元(6)读出一充电电荷,以在该参 考位元线(12)上生成一电压电位, -藉由该第一电压源(40)将一电压电位自一第一数 値驱动至一第二数値, -藉由该第二电压源(42)将一电压电位自该第二数 値驱动至该第一数値,及 -再读入该位元线(10)上之电压电位,以将三个可能 之稳定充电状态其中之一储存于该记忆胞元(4)中 。 6.如申请专利范围第5项之方法,其中该电路装置系 藉由三进位逻辑之一控制单元来操作。 7.如申请专利范围第5项之方法,其中系根据该记忆 胞元(4)之充电状态,藉由烧熔断一熔丝电路来打断 自该记忆胞元(4)到连接该记忆胞元(4)之一控制单 元之间的一电气连接。 8.如申请专利范围第5项至第7项中任一项之方法, 其步骤包括: -将至少一基板偏压设定成一第一数値, -将一充电状态读入该记忆胞元(4), -将该至少一基板偏压设定成不同于该第一数値的 一第二数値,以改变至少其中之一该等n型通道场 效电晶体或该等p型通道场效电晶体的临界电压( UTH1、UTH2),及 -将该充电状态读出、评估、及再读入该记忆胞元 (4)。 图式简单说明: 第一图系显示分别具有n与p型通道场效电晶体之 临界电压UTH1与UTH2的电路装置。 第二图系显示电压源、及位元线上之电压的时间 变化曲线。 |
