| 摘要 |
一种利用随机取样方式保护电路与韧体程式码之方法及其装置,该利用随机取样方式保护电路与韧体程式码之装置系设有至少一晶片,且该晶片可烧录系统逻辑控制机制于内部或外挂记忆体中,而该系统逻辑控制机制系利用随机运算子取样程式产生随机运算子(Random Seed),并透过随机控制讯号转换程式将随机运算子转换成控制讯号,并将控制讯号送至逻辑控制单元,同时亦透过控制讯号随机取样认证机制的提供,接受其它系统逻辑控制机制的委托来执行本身之逻辑控制单元,藉由晶片间随机的通讯、认证与相依关系来驱动整体架构并提高系统装置的安全性及不易破解之隐密性。 |
| 主权项 |
1.一种利用随机取样方式保护电路与韧体程式码 之方法,系包括下列步骤: 一、启动随机运算子取样程式产生随机运算子( Random Seed); 二、随机控制讯号转换程式将随机运算子转换成 控制讯号;以及 三、控制讯号经随机取样认证正确后启动逻辑控 制单元。 2.如申请专利范围第1项所述之利用随机取样方式 保护电路与韧体程式码之方法,其中该随机运算子 系含时间、日期、固定启始码、任意启始码、任 意滙流排(BUS)数目与顺序、任意自订通讯协定或 任意自订数学运算式子之任一种者。 3.如申请专利范围第1项所述之利用随机取样方式 保护电路与韧体程式码之方法,其中该逻辑控制单 元系为电路者。 4.如申请专利范围第1项所述之利用随机取样方式 保护电路与韧体程式码之方法,其中该逻辑控制单 元系为韧体程式码者。 5.如申请专利范围第1项所述之利用随机取样方式 保护电路与韧体程式码之方法,其中该逻辑控制单 元系为电路和韧体程式码相互整合者。 6.一种利用随机取样方式保护电路与韧体程式码 之装置,该利用随机取样方式保护电路与韧体程式 码之装置系设有至少一晶片,且该晶片可烧录系统 逻辑控制机制于记忆体中,而该系统逻辑控制机制 系利用随机运算子取样程式产生随机运算子(Random Seed),并透过随机控制讯号转换程式将随机运算子 转换成控制讯号,并将控制讯号送至逻辑控制单元 ,同时亦透过控制讯号随机取样认证机制的提供, 接受其它系统逻辑控制机制的委托来执行本身之 逻辑控制单元;藉此,以提高系统装置的安全性及 不易破解之隐密性者。 7.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该逻辑控制单 元系为电路者。 8.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该逻辑控制单 元系为韧体程式码者。 9.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该逻辑控制单 元系为电路和韧体程式码相互整合者。 10.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该晶片之记忆 体系设于内部者。 11.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该晶片之记忆 体系外挂者。 12.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该随机运算子 系合时间、日期、固定启始码、任意启始码、任 意滙流排(BUS)数目与顺序、任意自订通讯协定或 任意自订数学运算式子之任一种者。 13.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该至少一晶片 系为数位讯号处理器(DSP)、微处理器(MCU)、USB控制 器、可程式逻辑元件(PLD)、复杂可程式逻辑元件( Complex PLD)或场式可程式逻辑阵列(FPGA)之任一种者 。 14.如申请专利范围第6项所述之利用随机取样方式 保护电路与韧体程式码之装置,其中该利用随机取 样方式保护电路与韧体程式码之装置内系由一主 晶片及一个以上之从晶片所组成,主晶片的控制权 系可随机转移,并以主晶片来作为启动晶片者。 15.如申请专利范围第14项所述之利用随机取样方 式保护电路与韧体程式码之装置,其中该系统逻辑 控制机制系设于主晶片上者。 16.如申请专利范围第14项所述之利用随机取样方 式保护电路与韧体程式码之装置,其中该系统逻辑 控制机制分设于主晶片及从晶片上者。 17.如申请专利范围第14项所述之利用随机取样方 式保护电路与韧体程式码之装置,其中该主晶片及 从晶片中间的滙流排(BUS)系以随机取样方式传输, 而以主晶片随机来决定发动时机者。 18.如申请专利范围第17项所述之利用随机取样方 式保护电路与韧体程式码之装置,其中该随机取样 方式系含滙流排数目与顺序、传送时机与时序或 通讯协定格式之任一种者。 图式简单说明: 第1图为本发明之方法流程图。 第2图为本发明之装置示意图。 第3图为本发明之晶片内系统逻辑控制机制示意图 。 第4图为本发明第一实施例之装置示意图。 第5图为本发明之撷取指纹影像示意图。 第6图为本发明之指纹特征化示意图。 第7图为本发明之应用例流程图。 |
