| 主权项 |
1.一种在以一第一频率运作之一第一装置与以一 第二频率运作之一第二装置间传输资料的方法,包 含: 将来自该第一装置之一启动讯号与来自该第二装 置之一启动讯号虚拟同步,使得被虚拟同步之两启 动讯号可被至少一逻辑元件所取得,该逻辑元件系 各自运作于第一时脉之频率与第二时脉频率两者 之一; 从该第一装置读取资料至一暂时储存元件,该资料 之读取系由一第一虚拟同步启动讯号所启动;以及 由该暂时储存元件写入资料至该第二装置,该资料 之写入系由一第二虚拟同步启动讯号所启动。 2.根据申请专利范围第1项之在以一第一频率运作 之一第一装置与以一第二频率运作之一第二装置 间传输资料的方法,其中上述之暂时储存元件系一 先进先出伫列。 3.一种用来在以一第一频率运作之一第一装置与 以一第二频率运作之一第二装置间传输资料的暂 时储存系统,包含: 一暂时储存元件; 该暂时储存元件包含一输入端,该输入端系用以从 该第一装置读取资料至该暂时储存元件; 该暂时储存元件包含一输出端,该输出端系用以将 该暂时储存元件的资料写入该第二装置; 该暂时储存元件中包含多数个记忆体位置,该等记 忆体位置系用以储存读入与写出该暂时储存元件 之资料; 该暂时储存元件包含一读取时脉输入端,该读取时 脉输入端系用以接收该第一装置之频率的一读取 时脉; 该暂时储存元件包含一写入时脉输入端,该写入时 脉输入端系用以接收该第二装置之频率的一写入 时脉; 该暂时储存元件包含一读取启动输入端,该读取启 动输入端系用以接收一读取启动讯号; 该暂时储存元件包含一写入启动输入端,该写入启 动输入端系用以接收一写入启动讯号;并且 一虚拟同步电路,系用以虚拟同步该写入启动讯号 与读取启动讯号,使得被虚拟同步的两启动讯号能 够被至少一逻辑元件所取得,该逻辑元件系各自运 作于第一时脉之频率与第二时脉之频率两者之一 。 4.根据申请专利范围第3项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之暂时 储存元件系一先进先出伫列。 5.根据申请专利范围第3项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之虚拟 同步电路包含: 一第一逻辑闸; 一第二逻辑闸,该第二逻辑闸与该第一逻辑闸通讯 耦合; 一第三逻辑闸,该第三逻辑闸与该第二逻辑闸通讯 耦合;以及 一第四逻辑闸,该第四逻辑闸与该第三逻辑闸通讯 耦合。 6.根据申请专利范围第5项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之虚拟 同步电路更包含: 一第一时脉输入端,系与该第二逻辑闸通讯耦合; 一第二时脉输入端,系与该第三逻辑闸通讯耦合; 以及 一控制讯号输入端,系与该第四逻辑闸通讯耦合。 7.根据申请专利范围第6项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之 该第一时脉输入端系读取时脉与写入时脉两者中 的一个; 该第二时脉输入端系读取时脉与写入时脉两者中 的另一个;以及 该控制讯号输入端被选择为一读取控制讯号与一 写入控制讯号两者之一。 8.根据申请专利范围第7项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之该控 制讯号输入端的选择为读取时脉之频率与写入时 脉之频率中较快者。 9.根据申请专利范围第3项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之第二装 置间传输资料的暂时储存系统,其中上述之虚拟同 步电路包含: 一第一互斥或闸(exclusive OR gate); 一第一正反器,该第一正反器与该第一互斥或闸通 讯耦合; 一第二正反器,该第二正反器与该第一正反器通讯 耦合;以及 一第二互斥或闸,该第二互斥或闸与该第二正反器 通讯耦合。 10.根据申请专利范围第9项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之第二装 置间传输资料的暂时储存系统,其中上述之虚拟同 步电路更包含: 一第一时脉输入端,系与该第一正反器通讯耦合; 一第二时脉输入端,系与该第二正反器通讯耦合; 以及 一控制讯号输入端,系与该第二互斥或闸通讯耦合 。 11.根据申请专利范围第10项之用来在以一第一频 率运作之一第一装置与以一第二频率运作之第二 装置间传输资料的暂时储存系统,其中上述之 该第一时脉输入端接收读取时脉与写入时脉两者 中的一个; 该第二时脉输入端接收读取时脉与写入时脉两者 中的另一个;以及 该控制讯号输入端被选择为一读取控制讯号与一 写入控制讯号两者之一。 12.根据申请专利范围第11项之用来在以一第一频 率运作之一第一装置与以一第二频率运作之一第 二装置间传输资料的暂时储存系统,其中上述之该 控制讯号输入端的选择为读取时脉之频率与写入 时脉之频率中较快者。 13.根据申请专利范围第9项之用来在以一第一频率 运作之一第一装置与以一第二频率运作之一第二 装置间传输资料的暂时储存系统,其中上述之第一 正反器与该第二正反器系D型(D-type)正反器。 14.一种在相应于第一频率与第二频率之一第一装 置与一第二装置间传输资料的暂时储存系统,包含 : 虚拟同步装置,该虚拟同步装置将来自第一装置之 一启动讯号与来自第二装置之一启动讯号虚拟同 步,使得被虚拟同步之启动讯号可被逻辑元件所取 得,逻辑元件系各自运作于第一时脉之频率与第二 时脉之频率两者之一; 读取装置,该读取装置自该第一装置读取资料至一 暂时储存元件,该资料之读取系由一第一虚拟同步 启动讯号所启动;以及 写入装置,该写入装置由该暂时储存元件写入资料 至一第二装置,该资料之写入系由一第二虚拟同步 启动讯号所启动。 15.根据申请专利范围第14项之在相应于第一频率 与第二频率之一第一装置与一第二装置间传输资 料的暂时储存系统,其中上述之暂时储存元件系一 先进先出伫列。 16.一种虚拟同步电路,包含: 一第一互斥或闸; 一第一正反器,与该第一互斥或闸通讯耦合; 一第二正反器,与该第一正反器通讯耦合; 一第二互斥或闸,与该第二正反器通讯耦合; 一第一时脉输入端,系与该第一正反器通讯耦合; 一第二时脉输入端,系与该第二正反器通讯耦合; 以及 一控制讯号输入端,系与该第二互斥或闸通讯耦合 。 17.根据申请专利范围第16项之虚拟同步电路,其中 上述之 该第一时脉输入端接收一读取时脉与一写入时脉 两者中的一个; 该第二时脉输入端接收该读取时脉与该写入时脉 两者中的另一个;以及 该控制讯号输入端被选择为一读取控制讯号与一 写入控制讯号两者之一。 18.根据申请专利范围第17项之虚拟同步电路,其中 上述之该控制讯号输入端的选择为该读取时脉之 频率与该写入时脉之频率中较快者。 19.根据申请专利范围第16项虚拟同步电路,其中上 述之第一正反器与该第二正反器系D型(D-type)正反 器。 图式简单说明: 第一图系具有一先进先出伫列之系统区块示意图; 第二图系一先进先出伫列之具体实施例的电路区 块示意图; 第三图系第二图之先进先出伫列输出暂存器与虚 拟同步区块之具体实施例的电路区块示意图; 第四图系第二图之先进先出伫列的控制逻辑电路 之具体实施例的电路区块示意图;以及 第五图系第二图之先进先出伫列之时序示意图。 |
