| 发明名称 | 选择性应力记忆作用的半导体元件及其制造方法 | ||
| 摘要 | 本发明提供一种选择性应力记忆作用的半导体元件及其制造方法，该半导体元件包括半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区。PMOS晶体管设置于该第一掺杂区域上，且NMOS晶体管设置于该第二掺杂区域上。第一顶盖层覆盖该NMOS晶体管于该第一区域上，以及第二顶盖层覆盖该PMOS晶体管于该第一区域上。该第一顶盖层的厚度与该第二顶盖层的厚度不同，由此分别作用不同的应力于该PMOS晶体管与该NMOS晶体管。位于该第二区域上的该PMOS晶体管与该NMOS晶体管被硅化。本发明的优点在于省略传统SMT或SSMT方法所需使用的保护抗氧化层，降低工艺步骤所需的制造成本，且元件电性能及工艺窗口或裕度皆得以提升。 | ||
| 申请公布号 | CN101217145A | 申请公布日期 | 2008.07.09 |
| 申请号 | CN200710185177.3 | 申请日期 | 2007.11.01 |
| 申请人 | 台湾积体电路制造股份有限公司 | 发明人 | 王美匀;薛正诚;翁武安 |
| 分类号 | H01L27/092(2006.01);H01L21/8238(2006.01) | 主分类号 | H01L27/092(2006.01) |
| 代理机构 | 隆天国际知识产权代理有限公司 | 代理人 | 陈晨 |
| 主权项 | 1.一种选择性应力记忆作用的半导体元件，包括：半导体衬底，具有第一区域与第二区域，各个该第一与第二区域具有第一掺杂区域与第二掺杂区域并被相隔以绝缘区；PMOS晶体管，设置于该第一掺杂区域上；NMOS晶体管，设置于该第二掺杂区域上；第一顶盖层，覆盖该NMOS晶体管于该第一区域上；以及第二顶盖层，覆盖该PMOS晶体管于该第一区域上，其中该第一顶盖层的厚度与该第二顶盖层的厚度不同，由此分别作用不同的应力于该PMOS晶体管与该NMOS晶体管，以及其中位于该第二区域上的该PMOS晶体管与该NMOS晶体管被硅化。 | ||
| 地址 | 中国台湾新竹市 | ||