| 摘要 |
在一个实施例中，本发明系揭露一种包括指令缓冲器(instruction buffer)以及选取单元(pick unit)之处理器。该指令缓冲器系被连接用来接收从指令快取(instruction cache)所提取(fetch)的指令。该选取单元系被组构用来从该指令缓冲器中选择多达N个指令以供同时传送至复数个时槽(slot)中的个别时槽，其中N为大于1的整数。此外，该选取单元被组构用来将所选择的指令中之最旧的指令传送至该复数个时槽中的任何一者，即使所选择的指令的数目大于1。该选取单元被组构用来基于该最旧的指令被传送至的时槽而同时将所选择的指令中之其他指令传送至该复数个时槽中的其他时槽。在一些实施例中，本发明系揭露一种包含该处理器及通讯装置之电脑系统，该通讯装置系被组构用来与另一电脑系统通讯。 |
