发明名称 一种平方器电路及实现方法
摘要 本发明实施例公开了一种平方器的实现电路,包括:获取模块,用于根据输入的有符号数获取平方过程中的互乘项、自乘项和补充项;第一加和模块,用于对所述获取模块得到的互乘项进行加和,得到第一加和结果;第二加和模块,用于对所述第一加和模块得到的第一加和结果,和所述获取模块得到的自乘项进行加和,得到第二加和结果;第三加和模块,用于对所述第二加和模块得到的第二加和结果,和所述获取模块得到的补充项进行加和,得到第三加和结果;合并模块,用于对所述第三加和模块得到的第三加和加和结果,与低2bit位进行合并,得到所述有符号数的平方结果。这样简化了平方器实现的电路结构,大大节省了电路资源。
申请公布号 CN101320417A 申请公布日期 2008.12.10
申请号 CN200810134406.3 申请日期 2008.07.22
申请人 深圳华为通信技术有限公司 发明人 魏昊
分类号 G06G7/20(2006.01) 主分类号 G06G7/20(2006.01)
代理机构 北京挺立专利事务所 代理人 叶树明
主权项 1、一种平方器的实现电路,其特征在于,包括:获取模块,用于根据输入的有符号数获取平方过程中的互乘项、自乘项和补充项;第一加和模块,用于对所述获取模块得到的互乘项进行加和,得到第一加和结果,所述第一加和结果为互乘项的加和结果;第二加和模块,用于对所述第一加和结果,和所述获取模块得到的自乘项进行加和,得到第二加和结果,所述第二加和结果为所述第一加和结果和自乘项的加和结果;第三加和模块,用于对所述第二加和结果,和所述获取模块得到的补充项进行加和,得到第三加和结果,所述第三加和结果为所述第二加和结果与补充项的加和结果;合并模块,用于对所述第三加和结果与低2bit位进行合并,得到所述有符号数的平方结果。
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