| 发明名称 | 并入SOC分层设计的定时约束 | ||
| 摘要 | 一种将定时约束从较低层次设计模块传播到较高层次设计模块的方法，其包括设计包含多个设计模块的电路的步骤。多个设计模块中的每一个均具有与其相关的一组定时约束。根据已经建立的传播规则集，由与多个设计模块的每一个相关的每组定时约束来为该电路创建定时约束的复合组。 | ||
| 申请公布号 | CN101317179A | 申请公布日期 | 2008.12.03 |
| 申请号 | CN200680044499.X | 申请日期 | 2006.11.30 |
| 申请人 | NXP股份有限公司 | 发明人 | 朱迪思·理查森;尼兰詹·A·普塔斯瓦米 |
| 分类号 | G06F17/50(2006.01) | 主分类号 | G06F17/50(2006.01) |
| 代理机构 | 北京天昊联合知识产权代理有限公司 | 代理人 | 陈源;张天舒 |
| 主权项 | 1.一种将定时约束从较低层次设计模块传播到较高层次设计模块的方法，其包括以下步骤：设计包含多个设计模块的电路，多个设计模块中的每一个均具有与其相关的一组定时约束(104)；以及根据已经建立的传播规则集，由与多个设计模块中的每一个相关的每组定时约束来为所述电路创建定时约束(104)的复合组。 | ||
| 地址 | 荷兰艾恩德霍芬 | ||