单级延迟臆测地址解码器

摘要

一种地址解码器。该地址解码器包括多个解码器电路。每个解码器电路包括第一级(first stage)，该第一级包括具有n－1个输入端的第一逻辑电路，这些n－1个输入端为传送至每个解码器电路的n个输入端的子集(subset)。每个解码器电路进一步包括具有第二及第三逻辑电路的第二级。该第二与第三逻辑电路两者接收由该第一逻辑电路提供的输出。该第二逻辑电路也接收这些n位的其中另一位，同时该第三逻辑电路接收其补码(complement)。该第二与第三逻辑电路分别提供第二与第三输出。配置该地址解码器以通过声明(asserting)这些解码器电路的其中一个的第二或第三输出的其中一个来声明多个地址选择输出的其中一个，同时解除声明(de－asserting)其他解码器电路的第二或第三输出两者。

主权项

1、一种地址解码器(100)，配置以对n-位地址解码，所述地址解码器包括：多个解码器电路(200)，每个所述解码器电路代表地址片，其中每个所述解码器电路包括：第一级，其中所述第一级包括具有n-1个输入端的第一逻辑电路，其中配置所述逻辑电路以提供第一输出信号；以及第二级，其中所述第二级包括具有连接以接收所述第一输出信号的输入端的第二逻辑电路及具有连接以接收所述第一输出信号的输入端的第三逻辑电路，其中进一步连接所述第二逻辑电路以接收所述n-1位的其中一位，且其中进一步连接所述第三逻辑电路以接收所述n-1位的所述其中一位的补码，其中所述第二逻辑电路配置以提供第二输出信号并且所述第三逻辑电路配置以提供第三输出信号；其中所述地址解码器配置以通过声明所述多个解码器电路的其中一个的所述第二或第三输出信号的其中一个，来声明多个地址选择输出的其中一个，其中所述地址选择输出对应于所述n-位地址。