发明名称 |
层叠型半导体器件以及层叠型电子部件的制造方法 |
摘要 |
一种层叠型半导体器件的制造方法,其包括如下工序:把第1半导体元件粘接在基板上;在成为第2半导体元件的半导体晶片的背面上粘贴复合膜。该复合膜是把厚度大于等于50μm并小于等于140μm、常温弹性率大于等于30MPa并小于等于120MPa的范围的切片膜、和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa并小于等于1200MPa的范围的粘接剂膜形成一体的膜;通过把半导体晶片与粘接剂膜一同进行分割,来制作第2半导体元件;从切片膜上拾取第2半导体元件,并粘接在上述第1半导体元件上;在粘接第2半导体元件时,利用来自第1半导体元件的辐射热和来自第1焊接导线的传导热使粘接剂层熔融,由此把第1焊接导线收置在粘接剂层内。 |
申请公布号 |
CN100440464C |
申请公布日期 |
2008.12.03 |
申请号 |
CN200610058497.8 |
申请日期 |
2006.03.28 |
申请人 |
株式会社东芝 |
发明人 |
芳村淳;大久保忠宣 |
分类号 |
H01L21/50(2006.01);H01L21/98(2006.01);H01L25/00(2006.01);H01L25/065(2006.01) |
主分类号 |
H01L21/50(2006.01) |
代理机构 |
北京市中咨律师事务所 |
代理人 |
李峥;杨晓光 |
主权项 |
1.一种层叠型半导体器件的制造方法,其特征在于,包括:把第1半导体元件粘接在基板上的工序;在具备成为第2半导体元件的多个元件区域的半导体晶片的背面上粘贴复合膜的工序,该复合膜是把厚度大于等于50μm小于等于140μm、常温弹性率大于等于30MPa小于等于120MPa的范围的切片膜和厚度大于等于30μm、且固化前的常温弹性率大于等于500MPa小于等于1200MPa的范围的粘接剂膜一体化的膜;按照每个上述元件区域与上述粘接剂膜一起分割粘贴了上述复合膜的上述半导体晶片,来制作上述第2半导体元件的工序;从上述切片膜上拾取上述第2半导体元件的工序;和把上述拾取的上述第2半导体元件,以被粘贴在其背面的上述粘接剂膜作为粘接剂层,来粘接在上述第1半导体元件上的工序。 |
地址 |
日本东京都 |