利用可变级数压控震荡器改善输出时钟性能之锁相回路

摘要

本发明提供一种利用可变级数压控震荡器改善输出时钟性能之锁相回路，其系包括一可编程除频器（PFD），接收由外部输入之一时脉讯号，并产生一输出讯号；此输出讯号由一电荷帮浦接收，并产生一控制电压；接着，一低通滤波器（LPF）过滤此控制电压，使较低频率之讯号可通过，再将控制电压传输至一压控震荡器（VCO），此压控震荡器系为一可变级数之环形震荡器，于压控震荡器中具有复数延迟单元，每一延迟单元代表一级，藉由开关来控制实际运作之延迟单元的数目，以改变环形震荡器之级数，调整其增益及输出频率，减少锁相回路之抖动。