半导体元件的多层内介电层及其制造方法

摘要

本发明为提供一种半导体元件的多层内介电层及其制造方法，具体涉及一种增进插塞模组表现的方法，其是包含通过降低内介电层的表面差异度来改善所制得的插塞模组表现，其对制造导电插塞上将产生较佳的表现。此内介电层是包含多层，第一层(610)是保护基底上元件免于受其后续蚀刻工艺的损害，同时，一第二层(620)是覆盖于此第一层之上。由于基底上元件的轮廓表面差异，则借第三层(630)用以填充间隙。第四层(640)的厚度可使内介电层达到预期的厚度且通过一种可制得一非常平坦的内层的方法以完成此内介电层。此种多介电层的运用无须使用化学机械研磨工艺即可消除内连线层中的轮廓表面差异(填充间隙与平坦化突起处)。

主权项

1. 一种半导体元件的多层内介电层，其特征在于，该半导体元件是包括一场效应晶体管及一基底，该多层内介电层是包括：覆盖于该场效应晶体管上的该多层内介电层的一第一层；以及在该多层内介电层的该第一层上的该多层内介电层的一第二层；其中该多层内介电层的该第一层厚度相对于该多层内介电层的该第二层厚度的厚度比例范围自0.06至0.90；其中该多层内介电层更包括一第三层及一第四层。