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Eine Chipanordnung (10; 100) umfasst einen ersten Halbleiter-Chip (1) mit einer ersten Oberfläche, welche einen elektrisch leitfähigen Bereich (1.1) aufweist, eine elektrisch isolierende Schicht (2) mit einer ersten Oberfläche, welche einen elektrisch leitfähigen Bereich (2.1) aufweist, und einer zweiten Oberfläche, welche einen elektrisch leitfähigen Bereich (2.2) aufweist, wobei die elektrisch isolierende Schicht (2) mit dem elektrisch leitfähigen Bereich (2.1) der ersten Oberfläche auf dem elektrisch leitfähigen Bereich (1.1) der ersten Oberfläche des ersten Halbleiter-Chips (1) aufgebracht ist, und einem zweiten Halbleiter-Chip (3) mit einer ersten Oberfläche, welche einen elektrisch leitfähigen Bereich (3.1) aufweist, wobei der zweite Halbleiter-Chip (3) mit dem elektrisch leitfähigen Bereich (3.1) der ersten Oberfläche auf dem elektrisch leitfähigen Bereich (2.2) der zweiten Oberfläche der elektrisch isolierenden Schicht (2) aufgebracht ist. |
