| 摘要 |
本发明系提高于最下层布线中含有埋入布线之半导体装置之可靠性。于半导体基板1之主面上形成MISFETQn、Qp，并于该主面上形成有绝缘膜10、11。于绝缘膜10、11中形成接触孔12且埋入有插塞13。于埋入有插塞13之绝缘膜11上形成绝缘膜14、15、16，于绝缘膜14、15、16中形成开口部17并埋入布线20。绝缘膜15系对绝缘膜16进行蚀刻以形成开口部17时之蚀刻阻止膜，且含有矽与碳。绝缘膜11之吸湿性高，绝缘膜15之耐湿性低，但使绝缘膜14介于其等之间，将绝缘膜14作为Si(矽)原子数密度大于绝缘膜11之膜，藉此防止形成电性弱的界面。 |
