多相时钟之高速零相再激活

摘要

本案系为用于一PRML读/写频道设计之一多相时钟之一高速零相再激活。该零相再激活系包括一输入，用于接收复数个时钟脉冲波(402)，其中每一时钟脉冲波系具有实质上相等之周期并系相关于其它时钟脉冲波而有不同相位；一输出，其系包括至少一对应于该时钟脉冲波其中之一之输出终端；以及一零相电路，其系建构以相继地耦接该复数个时钟脉冲波至该对应之输出终端(404、406、408)。

主权项

1. 一种集成电路，包括：一个输入端，其接收一包含多个时钟脉冲波的多相时钟信号，其中所述输入端具有多个输入终端，而每一个输入终端接收一个时钟脉冲波，其中每一时钟脉冲波具有与其它时钟脉冲波彼此不同的相位，其中该多个时钟脉冲波包括一最有效相位时钟脉冲波以及一最不有效相位时钟脉冲波，以及当该最有效相位时钟脉冲波与具有自该多相时钟信号的相位零的一最大延迟的时钟脉冲波相关联时，该最不有效相位时钟脉冲波与该多相时钟信号的相位零相关联；一个输出端，其具有多个输出终端，其中每一输出终端接收多个时钟脉冲波的其中之一；以及一个零相电路，其电耦接每一输入终端与一相关输出终端，并建构为及时从该最有效相位时钟脉冲波至该最不有效相位时钟脉冲波，将应用于该输入终端的该多个时钟脉冲波通过一逻辑电路相继耦接至该对应的输出终端，其中该逻辑电路为一与电路、与非电路、或电路和或非电路其中之一。