发明名称 |
半导体集成电路 |
摘要 |
一种半导体集成电路,它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含位线(b1和b1b)、字线(w1_n)、以及存储单元(20)。此存储单元包含其栅电极与字线连接的MOS晶体管(M1和M2)。根据MOS晶体管的一个源/漏电极是与源线(cs)连接还是被浮置而进行信息储存。在对存储单元存取操作的预定期间之外的其它期间中,使构成存储单元的MOS晶体管的源/漏电极之间的电位差为0。因此,防止了亚阈值漏电流在待机时通过存储单元。在存取操作中的预定期间中,在MOS晶体管的源/漏电极之间产生电位差。因此,位线电位能够由于字线的选择而变化。 |
申请公布号 |
CN100423131C |
申请公布日期 |
2008.10.01 |
申请号 |
CN02827348.6 |
申请日期 |
2002.02.20 |
申请人 |
株式会社瑞萨科技;日立超大规模集成电路系统株式会社 |
发明人 |
宫崎晋也;加藤圭;山内宏道 |
分类号 |
G11C17/14(2006.01);H01L27/10(2006.01) |
主分类号 |
G11C17/14(2006.01) |
代理机构 |
中国国际贸易促进委员会专利商标事务所 |
代理人 |
王永刚 |
主权项 |
1. 一种半导体集成电路,它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路,其中,所述非易失存储器包含位线、字线、以及存储单元,其中,所述存储单元包含其栅电极与字线连接的MOS晶体管,且根据所述MOS晶体管的一个源/漏电极是与电流通路连接还是被浮置而进行信息储存,且其中,提供控制电路,在对所述存储单元存取操作中的预定期间中,此控制电路在所述MOS晶体管的源/漏电极之间产生电位差,而在所述预定期间之外的其它期间中,使所述MOS晶体管源/漏电极之间的电位差为0。 |
地址 |
日本东京 |