| 主权项 |
1.一种半导体记忆装置,包括:一被分割成复数个子 格阵 列的记忆格阵列,每一个该子格阵列具有正常记忆 格和配 类格;复数个感测放大器群被一个对一个地连接到 该复数 个子格阵列,用以执行来自该子格阵列的格资料之 感测操 作;复数个错误检查及修正电路被一个对一个地连 接到该 复数个感测放大器群,用以修正在该格资料中的一 多义字 位元;以及复数个输出解码器被一个对一个地连接 到该错 误检查及修正电路的输出;其中,当该半导体记忆 装置被 以一正常模态操作时,该子格阵列的一个被选取, 且当该 半导体记忆装置被以一页模态操作时,该子格阵列 都被选 取。2.如申请专利范围第1项所述之半导体记忆装 置,其更包 括一方块选择电路,用以产生方块选择信号以选择 子格阵 列,其中,当该半导体记忆装置被以该正常模态操 作时, 该方块选择电路接收复数个位址信号,且当该半导 体记忆 装置被以该页模态操作时,该方块电路接收一功率 供应电 压。3.如申请专利范围第2项所述之半导体记忆装 置,其中, 当该半导体记忆装置被以该正常模态操作时,连接 于由一 个该方块选择信号选择的一个该子格阵列的一个 该感测放 大器群和一个该错误检查及修正电路被活化,且当 该半导 体记忆装置被以该页模态操作时,该复数个感测放 大器群 和该复数个错误检查及修正电路部被活化。4.如 申请专利范围第1项或第2项所述之半导体记忆装 置 ,其中,用以闩锁来自该感测放大器群的输出信号 的复数 个门闩电路被提供在该感测放大器群和该错误检 查及修正 电路之间。5.如申请专利范围第1项所述之半导体 记忆装置,其更包 括一前置解码器,用以控制该输出解码器的资料存 取操作 。6.一种在其上部具有一金属层的半导体记忆装 置,包括: 一记忆格阵列,被分割成复数个子格阵列,每一个 该子格 阵列具有正常记忆格和配类格;复数个感测放大器 群,被 一个对一个地连接到该复数个子格阵列,用以执行 来自该 子格阵列的格资料之感测操作;复数个门闩电路, 用以闩 锁来自该感测放大器群的输出信号;一多重错误订 正电路 ,连接到该门闩电路用以修正在该格资料中的多义 字数元 ;一输出解码器,连接到该多重错误订正电路;和一 输出 缓冲器,用以接收来自该输出解码器的输出信号, 其中, 该半导体记忆装置利用与该金属层连接的改变而 被置于一 特别的资料存取操作模态中,该连接的改变被提供 至该半 导体记忆装置中的方块选择装置。图1是一128数元 使用 一传统错误订正电路的半导体记忆装置的功能方 块图;图 2是一使用一多动错误订正电路的半导体记忆装置 ,当依 据本发明的该半导体记忆装置被置于一正常模态 资料存取 时的功能方块图;图3A是图2中所示的第一解码器的 电路 图;图3B是图2中所示的位址变迁检波器的电路图; 图3C 是图2中所示的第二解码器的电路图;且图4是一使 用一 多重错误和订正电路的半导体记忆装置,当依据本 发明的 该半导体记忆装置被置于一页模态资料存取操作 中时的功 |
