| 主权项 |
1.一种乘法线路,包含一组处理行,而每个处理行包 含: 一组处理单元,而每个处理单元包含一个储存装置 ,用来 储存至少两个元素的暂存器每个处理单元连接另 一个处理 单元,并藉由各自的储存器传递资料,该资料传递 顺序遵 循上述的原则;每个处理单元,也包含一个乘法装 置,用 来接受及储存从上个处理单元所输出的数,该乘法 装置处 理所接受来的数,而产生最终所要处理结果的部份 的处理 结果;至少一个处理单元,使用上述之部份处理结 果,来 产生相乘的値。2.如申请专利范围第1项所述之乘 法线路,其中上述之处 理单元是循序的被联接,因此,资料是从一个处理 单元依 时脉进行,往下一个处理单元传递。3.如申请专利 范围第2项所述之乘法线路,其中上述之乘 法装置包含有一个多工器。4.如申请专利范围第3 项所述之乘法线路,其中上述之多 工器使用了改良式布斯(Modified Booth)演算法。5.如 申请专利范围第4项所述之乘法线路,其中上述之 乘 法装置,更包含了一个进位储存加法器(CSA),来相加 上 述之产生部份结果的〞和〞及〞进位〞,以产生相 乘部份 的结果。6.如申请专利范围第5项所述之乘法线路, 其中上述之储 存装置,也包含至少两个暂存器,用来储存〞和〞 及〞进 位〞。7.一种乘法线路,包含一组处理行,而每个处 理行包含: 一组的处理单元,而每个处理单元包含有一个储存 装置, 用来接受及储存一组待乘的数値;每个处理单元联 接另一 个处理单元,在其中,储存装置内的资料在两个处 理单元 内循序的传递顺序是依时序及既在顺序来传递;每 个处理 单元,也包一个乘法装置,接受从储存装置输出数 値,该 乘法装置包含一个多工器,该多工器使用了改良式 布斯演 算法来处理上述之数値,以产生一个部份乘积値( 处理値) ,该乘法装置更包含一个进位储存加法器(CSA),用来 产 生最终乘积値的部份乘积値,而至少有一个处理单 元包含 有一个加法器,用来将〞和〞及〞进位〞加起来, 以产生 最终乘积値。8.如申请专利范围第7项所述之乘法 线路,其中上述之处 理单元内的多工器,使用改良式布斯演算法,每次 处理两 个位元。9.如申请专利范围第8项所述之乘法线路, 其中上述之两 个矩阵的元素,藉由乘法线路,执行该两个矩阵的 乘法, 而产生第三个矩阵元素,该第三个矩阵是由前上述 之两个 矩阵相乘而得到的。10.一种乘法线路,包含:第一 个阶段,包含有多个处理 行,每个处理行包含有多个处理单元,每个处理单 元包含 有一个储存器,用来接受及储第一个矩阵的列元素 ,及其 相对的第二个矩阵的行元素,其中每个处理行,有 一个相 对的第二个矩阵内的一行;在每个处理行内的处理 单元, 联接另一个处理单元,其内的储存装置,在每个时 序进行 时,将所储存的资料循序的在两个处理单元间传递 ;每个 处理单元,更包含一个乘法装置,用来接受从储存 装置输 出的资料,同时,处理上述所接受的资料以产生部 份乘积 値;至少有一个乘法装置,包含有一个加法器,用来 将部 份乘积値内的〞和〞及〞进位〞加起来,如此便产 生第一 个矩阵的一个列元素与第二个矩阵一个行元素相 乘的乘积 値;第二个阶段,包含有多数个处理行,每个处理行 包含 有多数个处理单元,而每个处理单元,包含一个储 存装置 ,用来接受及储存从第一个阶段,所产生的中间値 及第三 个矩阵内相对的行元素,该中间値,即是第一个矩 阵的一 个列元素与第二个矩阵的行元素相乘所得;在处理 行内每 个处理单元,联接着另一个处理单元;在处理单元 内的储 存装置,传递着由第一个阶段所产生的中间値及第 三个矩 阵相对的行元素,此资料传递是依照时序进行的; 每个处 理单元,包含一个乘法装置,用来接受从储存装置 输出的 値,同时,该乘法装置,也处理上述所接受的资料而 产生 部份乘积値;至少有一个乘法装置,包含一个加法 器,用 来将部份乘积値的〞和〞及〞进位〞加起来,以得 到由中 间値与第三个矩阵内某行元素相乘的乘积値;第二 个阶段 的每个处理行,含有一个累加器装置,用来累加各 个乘积 値,如此,乘法线路的第一个阶段是用来作为执行 第一与 第二矩阵的相乘,而第二个阶段,是将上述之两个 矩阵相 乘结果再与第三个矩阵相乘。11.如申请专利范围 第10项所述之乘法线路,其中上述之 在第二个阶段每个处理行的累加器装置,包含有多 数个储 存移位暂存器,其中,一个储存移位暂存器是相对 于第三 个矩阵的一行元素,用来作为中间値与第三个矩阵 的某一 行元素相乘结果的暂存之用;在每个处理行的累加 器装置 ,包含有一个累加暂存器,用来储存累加后的结果 。第一 图示出本发明的一个22矩阵乘法线路。第二图示 出一个 多工器用来实现PE1处理单元内的改良式布斯演算 法。第 三图示出一个多工器用来实现PE2处理单元内的改 良式布 斯演算法。第四图示出一个用来执行2-维88 DCT运 算 的模组线路。第五图示出一个暂存器(reqister)阵列 ( array) ff-26。第六图示出一个输出暂存器阵列ff-18 ,及第七图示出一个维持(holding)暂存器阵列,用来 执 |
