| 主权项 |
1.一个多重延迟可变长度延迟线路,用来将输入资 料延迟 一段时间X之后再输出,包含:一个记忆阵列,用来将 输 入资料储存在记忆体单元,包含位址1到位址X;时脉 装置 ,连接至该记忆阵列,用来决定该延迟的时间间隔; 存取 装置,连接至该记忆阵列,用来将输入资料写入该 记忆阵 列并自该记忆阵列中读出资料;第一延迟控制装置 ,连接 至该记忆阵列,用来使第一输入资料延迟一段第一 可变延 迟値,其値为Y,其动作利用该存取装置将第一输入 资料 写入该记忆阵列的位址1到位址Y,Y不大于X,并自其 中读 出资料;第二延迟控制装置,连接至该记忆阵列,用 来使 第二输入资料延迟一段第二可变延迟値,其値小于 或等于 X-Y,其动作利用该存取装置将第二输入资料写入该 记忆 阵列的位址(Y+1)到位址X,并自其中读出资料。2.如 申请专利范围第1项之可变长度延迟线路,更包含 一 延迟输入装置,连接至该第一及第二延迟控制装置 ,用来 独立的启用第一及第二可变长度延迟。3.如申请 专利范围第1项之可变长度延迟线路,其中该记 忆阵列包含一个随机存取记忆体,其被安排成能透 过单一 输入/输出埠,做分时存取的架构。4.如申请专利范 围第1项之可变长度延迟线路,其中该记 忆阵列包含储存位置1到512,其中该第一延迟控制 装置是 被安排成能使该第一输入资料被第一可变延迟値 延迟一段 可大至512的时脉个数后再输出,而该第二延迟控制 装置 被安排成使该第二输入资料可被互补的可变延迟 値延迟一 段不大于512与上述第一延迟値的差値之时脉个数 。5.如申请专利范围第1项之可变长度延迟线路,其 中该第 一延迟控制装置包含一个下数计数器,被安排成由 Y下数 到0,而该第二延迟控制装置包含一个上数计数器, 被安 排成由一个大于Y的数开始往上数。6.如申请专利 范围第1项之可变长度延迟线路,另包含: 第三延迟控制装置,连接至该记忆阵列,用来启用 第二个 输入资料,使其延迟一段第三可变延迟値再输出, 其动作 是利用该存取装置将第三输入资料写入并读出于 不同于第 一延迟控制装置及第二延迟控制装置所用掉之记 忆储存位 址。7.如申请专利范围第6项之可变长度延迟线路, 其中该记 忆阵列包含一个随机存取记忆体,被安排成能透过 单一输 入/输出埠,做分时存取的架构。8.如申请专利范围 第6项之可变长度延迟线路,其中该第 一延迟控制装置包含一个下数计数器,被安排成由 Y下数 到0,而该第二延迟控制装置包含一个上数计数器, 被安 排成由一个大于Y的数开始往上数。9.如申请专利 范围第8项之可变长度延迟线路,其中该第 三延迟控制装置包含一个比较器,被安排成用来检 视该第 一延迟控制置所用的储存位址。10.一个多重延迟 可变长度延迟线路,用来将一个或多个 输入资料延迟一段相对应的可变长度时间再输出, 该长度 不超过X个时脉个数,包含:一个记忆阵列,用来将输 入 资料储存在记忆体单元,包含位址1到位址X;时脉装 置, 连接至该记忆阵列,用来决定各个该延迟的时间间 隔;存 取装置,连接至该记忆阵列,用来将输入资料写入 该记忆 阵列并自其中读出资料;第一延迟控制装置,连接 至该记 忆阵列,用来使第一输入资料延迟一段第一可变延 迟値, 其値为Y,其动作利用该存取装置将第一输入资料 写入该 记忆阵列的位址1到位址Y,Y不大于X,并自其中读出 资料 ;第二延迟控制装置,用来使第二输入资料延迟一 段第二 可变延迟値,其动作利手该存取装置将第二输入资 料写入 并读出于该储存位置中除了被第一延迟控制装置 所用的其 余位置。11.如申请专利范围第10项之可变长度延 迟线路,更包含 延迟输入装置,其连接至该第一及第二延迟控制装 置,用 来独立的启用第一及第二可变长度延迟。12.如申 请专利范围第10项之可变长度延迟线路,其中该 记忆阵列包含一个随机存取记忆体,被安排成能透 过单一 输入/输出埠,做分时存取的架构。13.如申请专利 范围第10项之可变长度延迟线路,其中该 第一延迟控制装置包含一个下数计数器,被安排成 由Y下 数到0,而该第二延迟控制装置包含一个上数计数 器,被 安排成由一个大于Y的数开始往上数。14.如申请专 利范围第10项之可变长度延迟线路,其中该 第二延迟控制装置包含一个比较器,被安排来检视 该第一 延迟控制装置所用的记忆储存位置。15.如申请专 利范围第10项之可变长度延迟线路,其中第 二延迟控制装置包含一比较器装置,用来控制该第 二延迟 控制装置的操作,以使该第二输入资料能被写入未 被该第 一延迟控制装置所用到的储存位置。图一为习知 技术,以 位移暂存器实现可变长度。图二用以辅助说明本 发明之基 本操作。图三是说明本发明应用在两个可变长度 时的架构 。图四是延伸图三的应用到有三个可变长度的情 况。它可 |
