| 主权项 |
1.一种静电放电(ESD)保护电路,用以保护一种半导体元件,此元件具有一ESD电压会出现的一输出线垫,一淡汲极(LDD)场效应电晶体(FET)的缓冲电晶体是由一汲极扩散区和一源极扩散区形成在一通道(channel)的两端,前述的汲极和源极都有淡掺杂延伸区域以形成一浅通道,以及一电阻连接前述缓冲FET之前述汲极至前述输出线垫;其中,为了保护上述的缓冲电晶体的一种改良保护电路,系包含:一个保护场效应电晶体,具有一汲极扩散区,连接至上述的输出线垫和一源极扩散区,连接至地端,一闸极,以及一个装置用以连接前述的闸极到地端,在形成上述缓冲电晶体之淡掺杂汲极步骤时将上述闸极扩散区以光罩摭住而形成上述的保护电路,称作一非淡汲极(non-LDD)电晶体;以及一寄生双载子电晶体,具有一集极,由前述保护场效应电晶体之前述汲极扩散区形成,和一射极,由前述保护FET之前述源极扩散所形成,和一基极,由前述保护FET之通道所形成;藉此,在一累增崩溃模式中,上述的保护场效应电晶体导通,以解决使前述的保护场效应电晶体之汲极/通道接面反偏的ESD电压的问题。2.如申请专利范围第1项之静电放电(ESD)保护电路,其中连接前述缓冲电晶体之汲极与上述的输出线垫的上述的电阻是由多晶矽所形成。3.如申请专利范围第1项之静电放电(ESD)保护电路,其中连接上述的缓冲电晶体之汲极与上述的输出线垫的该电阻,是由一N-井区(31)所组成,该N井区连接上述的缓冲电晶体的汲极扩散区至形成上述的保护场效应电晶体之汲极扩散区。4.如申请专利范围第1项之静电放电(ESD)保护电路,其中,上述的电阻是一N+扩散电阻。5.如申请专利范围第4项之静电放电(ESD)保护电路,其中,上述的缓冲电晶体和上述的电阻是以多组场效应电晶体和电阻形成一阶梯(ladder)结构。6.如申请专利范围第1项之静电放电(ESD)保护电路,其中,上述的电阻是一淡渗杂(lightly doped)电阻。7.如申请专利范围第6项之静电放电(ESD)保护电路,其中,上述的电阻是一N-扩散电阻。8.如申请专利范围第6项之静电放电(ESD)保护电路,其中,连接上述的缓冲电晶体之汲极至上述的输出线垫的该电阻是由N-扩散区(31A)所形成,该N-扩散电阻连接上述的缓冲电晶体的汲极扩散区至形成上述的保护电晶体之汲极扩散区。9.如申请专利范围第1项之静电放电(ESD)保护电路,其中,上述的电阻是一浓掺杂(highly doped)电阻。10.如申请专利范围第9项之静电放电(ESD)保护电路,其中,上述的缓冲电晶体和上述的电阻是以多组场效应电晶体和电阻形成一阶梯结构。图式简单说明:第一图为本创作之保护线路和缓冲电晶体之电性示意图。第二A图为在第一图中保护线路和缓冲电晶体之半导体元件截面图,其电阻15是采用N-井区电阻31。第二B图相似于第二A图所示,但将其中N-井区31换为N-扩散区31A。第三A图为如第一图中,电阻15采用N+扩散电阻31B时,保护线路的布局示意图。第三B图为第三A图中AA'之横切面结构,其中可见N+扩散电阻。第三C图为第三A图中BB'之横切面结构,没有N+扩散电阻,而具有场氧化层。 |
