| 主权项 |
1.一种组合逻辑电路,系于具备至少1个之主输入端子和至少一个之主输出端子的组合逻辑电路中,其特征具备具输入节点和输出节点以第1动作电压加以驱动之至少一个第1闸极,和具输入节点和输出节点以较前述第1动作电压为低之第2动作电压加以驱动之至少一个第2闸极,前述第1之闸极之至少1个系多输入闸极,且该多输入闸极之输入节点之至少一个中,连接前述第1之闸极之输出节点和以前述第1动作电压所驱动之前述主输入端子的任一者,且前述多输入闸极之其他输入节点之至少一个中,介由第1之准位转换器,连接以前述第2之闸极或前述第2之动作电压加以驱动的前述主输入端子者。2.如申请专利范围第1项之组合逻辑电路,其中,于至少一个之前述主输出端子和前述第2之闸极之输出间,设置第2之准位转换器者。3.一种组合逻辑电路,具备控制处理器之动作整体的控制逻辑部,具有至少一个之主输入端子和至少一个之主输出端子的逻辑电路中,其特征系具备具输入节点和输出节点以第1动作电压加以驱动之复数第1闸极,和具输入节点和输出节点以较前述第1动作电压为低之第2动作电压加以驱动之复数第2闸极,前述第1之闸极之至少1个系多输入闸极,且该多输入闸极之输入节点之至少一个中,连接前述第1之闸极之输出节点或前述主输入端子的任一者,且前述多输入闸极之其他输入节点之至少一个中,介由第1之准位转换器,连接前述第2闸极者。4.如申请专利范围第3项之组合逻辑电路,其中,于被前述第1之动作电压所驱动之前述主输出端子和前述至少一个之第2闸极之输出间,设置具有以保持输入信号之闩锁机能和由前述第2之动作电压向前述第1动作电压变换之准位变换机能的附有准位变换机能的闩锁所构成之第2准位转换器者。5.一种组合逻辑电路之设计方法,设计至少一个主输入端子,和至少一个主输出端子,和于其等间连接之逻辑闸的组合逻辑电路的组合逻辑电路的设计方法中,其特征系包含设计在于前述逻辑闸之整体,供予第1之动作电压之时,满足所定时间限制之逻辑电路的第1阶段,和对于经由前述时间限制所订定之各一路线,自前述路线上之最靠输出侧闸极向输入侧一个个地,检讨前述第1之动作电压是否可变更为较该第1动作电压为低之第2之动作电压的第2阶段,前述第2之阶段中,包含于向前述逻辑闸之一个供予前述第2之动作电压时,对于前述路线,不满足时间限制时,将该逻辑闸及供予该其存在于输入侧之前述路线之所有闸极的电压,决定呈前述第1之动作电压之阶段,对于经由前述时间限制所订定之所有路线,执行前述第2之阶段后,于决定有一次的供给前述第1之动作电压的闸极,供给前述第1之动作电压的同时,于未尝决定供给前述第1电压之闸极,决定供给前述第2动作电压者。6.一种组合逻辑电路之设计方法,设计至少一个主输入端子,和至少一个主输出端子,和于其等间连接之逻辑闸的组合逻辑电路的组合逻辑电路的设计方法中,其特征系包含设计在于前述逻辑闸之整体,供予第1之动作电压之时,满足所定时间限制之逻辑电路的第1阶段,和对于经由前述时间限制所订定之各一路线,自前述路线上之最靠输出侧闸极向输入侧一个个地,检讨前述第1之动作电压是否可变更为较该第1动作电压为低之第2之动作电压的第2阶段,前述第2之阶段中,包含对于已决定前述第1动作电压之逻辑闸,禁止供予该闸极之第2动作电压的阶段,和向逻辑闸之一个供予前述第2之动作电压时,对于前述路线,不满足时间限制时,将该逻辑闸及供予该其存在于输入侧之前述路线之所有闸极的电压,决定呈前述第1之动作电压之阶段,对于经由前述时间限制所订定之所有路线,执行前述第2之阶段后,于决定有一次的供给前述第1之动作电压的闸极,供给前述第1之动作电压的同时,于未尝决定供给前述第1电压之闸极,决定供给前述第2动作电压者。图式简单说明:第一图有关本发明之第1实施形态之组合逻辑电路之部分电路图。第二图显示利用本发明所设计之ASIC晶片之整体图。第三图显示示于第二图机能方块RL1-RL5之构成的方块图。第四图显示第1实施形态之组位逻辑电路之设计方法的流程图。第五图显示有关本发明之第2实施形态,组合逻辑电路之设计方法的流程图。第六图a至第六图c第2实施形态所使用之组合逻辑电路之部分电路图。第七图附有准位变换机能之电路图。第八图显示第1往例之方块图。第九图显示以往之半导体积体电路内之组合电路之一例的电路图。第十图显示以往之半导体积体电路内之组合电路之另一构成例的电路图。第十一图显示准位转换器电路之一例的电路图。第十二图第2往例之组合电路的电路图。第十三图a、第十三图b说明第2之以往例课题之电路图。 |
