数字延迟锁定回路及其控制方法

摘要

提供一种数字延迟锁定回路(DLL)，其能通过预测及侦测一最大抖动时序而使抖动减至最小，该数字闭锁回路包括：时钟产生器，用于产生源时钟及参考时钟；延迟线，配置有多个单位延迟器，用于延迟该源时钟预定的时间；延迟模型，用于反射实际内部电路的延迟时间于该延迟线的输出；相位比较器，用于比较该参考时钟的相位与输出自该延迟模型的反馈时钟的相位；抖动侦测器，用于侦测最大抖动时序以响应输出自该相位比较器的相位比较信号，及产生多重延迟使能信号；以及延迟控制器，用于通过单位延迟单元或多重延迟单元来控制该延迟线的延迟量，以响应该相位比较信号及该多重延迟使能信号。

主权项

1. 一种数字延迟锁定回路，包括：时钟产生装置，用于产生源时钟及参考时钟；延迟线，配置有多个单位延迟器，用于延迟所述源时钟预定的时间；延迟模型，用于反映实际内部电路的延迟时间于该延迟线的输出；相位比较装置，用于比较该参考时钟的相位与从该延迟模型输出的反馈时钟的相位；抖动侦测装置，用于侦测最大抖动时序并产生多重延迟使能信号，以响应从该相位比较装置输出的相位比较信号；以及延迟控制装置，用于通过单位延迟单元或多重延迟单元控制该延迟线的延迟量，以响应该相位比较信号及多重延迟使能信号。