| 摘要 |
多个记忆体子阵列形成于P型井区中。每个记忆体子阵列有至少一第一级行解码器，其包含多个同样形成于P型井中之低电压MOS选择电晶体。末级解码器形成于P型井区之外，且包含多个高电压MOS电晶体，为感测放大器阵列中一感测放大器提供输出信号。在记忆体抹除模式操作期间时，提供高电压来偏压P型井区；同时启动多个高电压开关，为第一级行解码器中之选择电晶体之闸极终端提供高电压。一个或者多个中间级行解码器作为低电压选择电晶体形成于P型井中在第一级行解码器与末级行解码器之间。每个中间级行解码器也有高电压开关，在记忆体抹除模式操作期间时，该开关被启动为中间级行解码器中之闸极终端提供高电压。 |
