| 主权项 |
1.一种在具有场氧化隔离区(FOX)之半导体底材上制造唯读记忆体的方法,该方法至少包括下列步骤:形成一闸极氧化层于该半导体底材上;形成一多晶矽层于该闸极氧化层上;定义闸极结构于该多晶矽层上;形成一遮蔽层于该半导体底材上,并覆盖该闸极结构;进行第一次离子植入程序以形成源极与汲极;蚀刻位于特定闸极结构上表面之该遮蔽层,其中该蚀刻程序是使用一光罩来进行;对该特定闸极结构进行第二次离子植入程序以形成程式码;移除残余之遮蔽层;形成一介电层于该半导体底材上表面,以覆盖该闸极结构;及形成导电插塞于该介电层中,其中该导电插塞电性连结至该闸极结构。2.如申请专利范围第1项之方法,其中上述之多晶矽层是由掺杂多晶矽所构成。3.如申请专利范围第1项之方法,其中上述定义闸极结构之程序是使用反应离子蚀刻术进行。4.如申请专利范围第1项之方法,其中在定义闸极结构程序后,更包括一移除末被该闸极结构所覆盖之闸极氧化层之步骤。5.如申请专利范围第1项之方法,其中上述之遮蔽层是由氧化矽层所构成。6.如申请专利范围第1项之方法,其中上述之第一次离子植入之剂量及能量分别为1E14至5E16atoms/cm2及0.5至100KeV。7.如申请专利范围第1项之方法,其中上述之特定闸极结构是根据客户订单所要求之编程化区域来加以决定。8.如申请专利范围第1项之方法,其中上述之第二次离子植入之能量为120至400KeV。9.如申请专利范围第1项之方法,其中上述第二次离子植入之掺质可选择至少具有二个电荷之离子物质。10.如申请专利范围第1项之方法,其中上述之介电层为氧化层。11.如申请专利范围第1项之方法,其中上述之介电层为硼磷矽玻璃(BPSG)。12.如申请专利范围第1项之方法,其中上述之导电插塞之材料可选择掺杂多晶矽、铝、铜、钨、白金或钛。13.一种在半导体底材上制造唯读记忆体的方法,该方法至少包括下列步骤:形成隔离区于该半导体底材上;形成一闸极氧化层于该半导体底材上;形成一多晶矽层于该闸极氧化层上;蚀刻该多晶矽层以定义闸极结构于该半导体底材上;移除未被该闸极结构所覆盖之闸极氧化层;形成第一介电层于该半导体底材上,以覆盖该闸极结构;蚀刻该第一介电层以形成边墙侧壁于该闸极结构之侧壁上;形成一遮蔽氧化层于该半导体底材上,并覆盖该闸极结构;进行第一次离子植入程序,该第一次离子植入程序使用该闸极结构、该边墙侧壁作为罩幂,以便在该半导体底材中形成源极与汲极;形成一罩幂层于该遮蔽氧化层之上,以覆盖该闸极结构;定义图案于该罩幂层上以曝露所选定之闸极结构;蚀刻位于所选定闸极结构上表面之该遮蔽氧化层;对上述所选定之闸极结构进行第二次离子植入程序;移除该遮蔽氧化层;形成第二介电层于该半导体底材上,以覆盖该闸极结构;形成接触孔于该第二介电层上,以曝露出该闸极结构之上表面;及形成导电插塞于该接触孔中。14.如申请专利范围第13项之方法,其中上述之多晶矽层是由掺杂多晶矽所构成。15.如申请专利范围第13项之方法,其中上述定义闸极结构之程序是使用反应离子蚀刻术进行。16.如申请专利范围第13项之方法,其中上述之第一介电层是由氧化矽层所构成。17.如申请专利范围第13项之方法,其中上述之第一次离子植入之剂量及能量分别为1E14至5E16atoms/cm2及0.5至100KeV。18.如申请专利范围第13项之方法,其中上述之特定闸极结构是根据客户订单所要求之编程化区域来加以决定。19.如申请专利范围第13项之方法,其中上述之第二次离子植入之能量为120至400KeV。20.如申请专利范围第13项之方法,其中上述第二次离子植入之掺质可选择至少具有二个电荷之离子物质。21.如申请专利范围第13项之方法,其中上述之第二介电层为氧化矽层。22.如申请专利范围第l项之方法,其中上述之介电层为硼磷矽玻璃(BPSG)。23.如申请专利范围第1项之方法,其中上述之导电插塞之材料可选择多晶矽、铝、铜、钨、白金或钛。图式简单说明:第一图为半导体晶片之截面图,显示根据本发明形成闸极氧化层,多晶矽层及氮化矽层于半导体底材上之步骤;第二图为半导体晶片之截面图,显示根据本发明在闸极结沟上形成边墙侧壁及汲极/源极结构之步骤;第三图为半导体晶片之截面图,显示根据本发明在闸极结构上形成罩幂层以定义欲进行编程化之闸极结构;第四图为半导体晶片之截面图,显示根据本发明对所选定之闸极结构进行编程化离子植入之步骤;且第五图为半导体晶片之截面图,显示根据本发明形成导电插塞之步骤。 |
