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Die vorliegende Erfindung betrifft eine integrierte Halbleiterspeichervorrichtung, umfassend: ein Halbleitersubstrat (1); eine Mehrzahl von Reihen aktiver Gebiete (AA1, AA2, AA3), ausgebildet auf dem Halbleitersubstrat (1), wobei jede der Reihen aktiver Gebiete (AA1, AA2, AA3) eine Mehrzahl von Speicherzellen-Auswahltransistoren mit einem zugehörigen Wortleitungs-Kontakt (WC), einem Bitleitungs-Kontakt (CB) und mit einem Knoten-Kontakt (N1-N4) aufweist; eine Mehrzahl gefüllter Isoliergräben (IT), welche zwischen den Reihen aktiver Gebiete (AA1, AA2, AA3) angeordnet sind; eine Mehrzahl von Verdrahtungsstreifen (u1', u2', u2'', u3', u3'', u4', u4'', u5', u5'', u6', u6'', u7'), von denen jeder einen zugeordneten Knoten-Kontakt (N1-N4) eines Speicherzellen-Auswahltransistors von einer Reihe aktiver Gebiete (AA1, AA2, AA3) oberhalb eines benachbarten gefüllten Isoliergrabens (IT) verdrahtet, um einen entsprechenden verdrahteten Knoten-Kontakt (N1'-N4') zu bilden; eine Mehrzahl von Bitleitungen (BL1, BL2, BL3), welche an die Reihen aktiver Gebiete (AA1, AA2, AA3) angegliedert sind und oberhalb der Reihen aktiver Gebiete (AA1, AA2, AA3) verlaufen, wobei die Bitleitungen (BL1, BL2, BL3) mit den Bitleitungs-Kontakten (CB) der Speicherzellen-Auswahltransistoren der zugehörigen Reihen aktiver Gebiete (AA1, AA2, AA3) verbunden sind; eine Mehrzahl von Wortleitungen (W1-W4), welche senkrecht zu den Bitleitungen (BL1, BL2, BL3) verlaufen und welche mit den Wortleitungs-Kontakten (WC) ...
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