| 主权项 |
1.一种在一同步半导体记忆装置中,用以控制一自我再新操作之设备,包括:一自我再新脉冲信号产生单元,其系用以响应一钟脉赋能信号、一自我再新信号、一自我再新终了信号、及一测试模式信号,而产生一自我再新脉冲信号、一自我再新入口信号、及一自我再新模式钟脉赋能信号,其中该自我再新脉冲信号,系在该钟脉赋能信号未被引动之周期期间,藉使用该测试模式信号而产生者;一正常模式钟脉信号产生单元,用以响应该钟脉赋能信号、该自我再新模式钟脉赋能信号、一测试模式信号、及该自我再新信号,而产生一正常模式钟脉信号及一计数器重置信号;及一内部行位址计数器,系响应该自我再新脉冲信号及该计数器重置信号,而产生用于该自我再新操作之复数个内部位址。2.如申请专利范围第1项之设备,更包含一"0"位址检知器,用于检知全"0"之内部位址。3.如申请专利范围第1项之设备,其中该自我再新脉冲信号产生单元系包括有一脉冲宽度控制器,可响应该自我再新脉冲信号及该测试模式信号,而产生一脉冲宽度控制之自我再新脉冲信号者。4.如申请专利范围第1项之设备,其中该自我再新脉冲信号产生单元包括一自我再新模式出口单元,可响应该经脉冲宽度控制之自我再新脉冲信号、该自我再新模式钟脉赋能信号、及该自我再新终了信号,而产生一自我再新出口信号者。5.如申请专利范围第1项之设备,其中该自我再新脉冲信号产生单元包括有一自我再新信号产生器,可响应该自我再新出口信号及该自我再新入口信号,而产生该自我再新信号者。6.如申请专利范围第1项之设备,其中该自我再新脉冲信号产生单元包括一自我再新脉冲产生器,可响应该自我再新信号,而产生该自我再新脉冲信号者。7.如申请专利范围第1项之设备,其中该正常模式钟脉信号产生单元系包括:一测试模式控制器,系响应该测试模式信号、该自我再新模式钟脉赋能信号、及该自我再新信号,而产生一第1输出信号及该计数器重置信号;一正常模式钟脉赋能缓冲器,系响应该第1输出信号及该钟脉赋能信号,而产生一正常模式赋能信号;及一钟脉缓冲器,系响应该正常模式赋能信号,而产生该正常模式钟脉信号;等构成者。8.如申请专利范围第4项之设备,其中该自我再新模式出口单元包括:一RS-LATCH,系响应该经脉冲宽度控制之自我再新脉冲信号及该自我再新终了信号,而产生一第2输出信号;及一第1逻辑闸,系响应该自我再新模式钟脉赋能信号与该第2输出信号,而产生该自我再新出口信号;等构成者。9.如申请专利范围第7项之设备,其中该测试模式控制器包括:一第2逻辑闸,系响应该测试模式信号及该自我再新模式钟脉赋能信号,而输出该计数器重置信号;一第3逻辑闸,系响应该自我再新信号及该计数器重置信号,而输出该第1输出信号;等构成者。图式简单说明:第1图为具有自我再新操作之传统式同步半导体记忆装置方块图。第2图为第1图所示传统式半导体记忆装置之自我再新操作时序图。第3图为依本发明同步半导体记忆装置之一实施例方块图。第4图为当同步半导体记忆装置处于一测试模式之同时,自我再新操作之时序图。 |
