逻辑合成流程中最佳化关键路径时序的方法

摘要

本发明揭示逻辑电路合成流程中最佳化关键路径时序的方法与系统。一传递延迟最佳化的第一脉冲逻辑单元耦接于一路径逻辑电路的前，另一设定时间最佳化的第二脉冲逻辑单元则耦接于该路径逻辑电路的后，其逻辑功能则与第一脉冲逻辑单元相同。关键路径时序是由第一脉冲逻辑电路单元的传递延迟、路径逻辑电路的传递延迟与第二脉冲逻辑电路单元的设定时间来决定。在此形式下，设计速度与耗电量可通过由关键路径其较佳的脉冲最佳化得到改善。

主权项

1. 一种数据处理系统，其特征在于数据处理系统包含：一路径逻辑电路；一第一脉冲逻辑电路单元，该第一脉冲逻辑电路单元耦接于该路径逻辑电路，并且该第一脉冲逻辑电路单元的输出传送至该路径逻辑电路以使该路径逻辑电路处理该第一脉冲逻辑电路单元的输出，其中对该第一脉冲逻辑电路单元的传递延迟作最佳化；以及一第二脉冲逻辑电路单元，该第二脉冲逻辑电路单元具有与第一脉冲逻辑电路单元相同的逻辑电路功能，并且耦接于该路径逻辑电路以接收并处理该路径逻辑电路的输出，其中对该第二脉冲逻辑电路单元的设定时间作最佳化。