具有位元行抵销泄漏之记忆体阵列

摘要

本发明揭示一种具有位元行抵销泄漏之记忆体阵列。一记忆体阵列中之位元线经一选择开关矩阵组态，以向一选定记忆体单元之汲极侧上的两个相邻位元线施加相同的V#sB!D#eB!电压，以达到阻隔透过该选定或定址单元之相邻单元的电压泄漏的目的。该开关矩阵以具有连接至位元线分段之电极的电晶体为特征，而控制电极系从一选择解码器连接至控制线。该开关矩阵与位址解码器通信，以设定需将该等位元线按需要组态为具有该电荷泄漏阻隔电压所需的开关。