半导体器件

摘要

本发明涉及半导体器件，其目的在于特别是在半导体衬底的厚度方向上流过主电流的半导体器件中提供不仅能满足性能和耐压、而且能满足半导体衬底的机械强度的、此外在光刻的工序中不需要对曝光装置等的调整花费工夫的半导体器件。而且，为了实现上述目的，具备：在与第1主面相反一侧的第2主面上具有由侧面(91)和底面(92)规定的凹部的半导体衬底；在半导体衬底的凹部的底面(92)的表面内配置的半导体区(IP5)；在第2主面一侧的周边区域1A的表面内配置的半导体区(IP4)；以及在凹部的侧面(91)上配置的、对半导体区(IP4)与(IP5)进行电绝缘的绝缘膜(IL)。

主权项

1. 一种半导体器件，具备在半导体衬底的第1主面上设置的第1主电极和在上述半导体衬底的第2主面上设置的第2主电极，在上述半导体衬底的厚度方向上流过主电流，其特征在于：上述半导体衬底具有在上述第2主面上设置的至少1个凹部，从而至少具备具有第1厚度的第1区域和具有比上述第1厚度薄的第2厚度的第2区域，上述第2区域与上述至少1个凹部的形成区相对应，在上述至少1个凹部内配置上述第2主电极，将上述第2厚度设定为维持上述半导体器件的耐压的厚度，上述半导体衬底的导电类型为第1导电类型，上述半导体器件还具备：在上述半导体衬底的上述第1主面的整个表面内配置的第2导电类型的第1半导体区；被配置成从上述第1主面的表面起贯通上述第1半导体区的沟槽；覆盖上述沟槽的内壁面的栅绝缘膜；在由上述栅绝缘膜包围的上述沟槽内填埋的栅电极；在上述第1半导体区的表面内选择性配置的、其一部分与上述栅绝缘膜接触的第1导电类型的第2半导体区；在与上述至少1个凹部的底面对应的上述半导体衬底的表面内设置的第2导电类型的第3半导体区；在上述第2主面一侧的上述第1区域的表面内设置的第1导电类型的第4半导体区；以及被设置成与上述第4半导体区接触的第3主电极，将上述第1主电极配置成与上述第2半导体区接触，上述第2主电极电连接到上述第3半导体区上。