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Schaltungsanordnung für zwei in Reihe geschaltete Transistoren (T1, T2) mit einem ersten und einem zweiten Polanschluss (A, B), wobei der Gate-Anschluss des zweiten Transistors (T2) über eine erste Diode (D1) sowie einen mit der ersten Diode (D1) in Reihe geschalteten ersten Kondensator (C1) mit dem zweiten Polanschluss (B) verbunden ist, und über einen zweiten Kondensator (C2) und eine in Reihe geschaltete zweite Diode (D2) mit dem ersten Polanschluss (A) verbunden ist, wobei zur ersten Diode (D1) und zum zweiten Kondensator (C2) eine Induktivität (L) parallel geschaltet ist, die in Reihe mit einer in Richtung des zweiten Kondensators (C2) in Durchlassrichtung angeordneten dritten Diode (D3) geschaltet ist. Die erfindungsgemäße Schaltungsanordnung vermeidet eine Dissipation der im zweiten Transistor (T2) gespeicherten Energie und erleichtert eine korrekte Auslegung der an den Transistoren (T1, T2) anliegenden Schaltspannung (Ud) und ihre Aufteilung auf die Transistoren (T1, T2). |
