| 主权项 |
1. 一种实时快速实现高斯模板卷积的装置，包括一个图象传感器[1]、一个列卷积系数寄存器组[2]和一个行卷积系数寄存器组[3]，列卷积系数寄存器组[2]由(n+1)/2个寄存器CG1～CG(n+1)/2构成，行卷积系数寄存器组[3]由(n+1)/2个寄存器RG1～RG(n+1)/2构成，其特征在于，有一个高斯卷积电路，它由地址发生器[4]、行缓存器组[5]、列向数据合并电路[6]、列卷积电路[7]、串行移位寄存器组[8]、行向数据合并电路[9]和行卷积电路[10]组成；行缓存器组[5]由n-1个行缓存器BUF1～BUFn-1构成，地址发生器[4]的地址输出端通过地址总线与图象传感器[1]的地址输入端连接，控制其串行输出数据，地址发生器[4]的地址输出端通过地址总线分别与行缓存器组[5]中的n-1个行缓存器的地址输入端连接，控制n-1个行缓存器的写入和读出，图象传感器[1]的数据输出端通过数据总线分别与行缓存器组[5]中的n-1个行缓存器的数据输入端连接；列向数据合并电路[6]由一组加减法器CAS1～CAS(n-1)/2组成，加减法器的个数为(n-1)/2，每一个加减法器有两个输入端，第一加减法器CAS1 的一个输入端与第一行缓存器BUF1的数据输出端Y1i连接，其另一个输入端与图象传感器[1]的数据输出端连接；第二加减法器CAS2的一个输入端与第二行缓存器BUF2的数据输出端Y2i连接，其另一个输入端与第n-1个行缓存器BUFn-1的数据输出端Yn-1i连接；第三加减法器CAS3的一个输入端与第三行缓存器BUF3的数据输出端Y3i连接，其另一个输入端与第n-2个行缓存器BUFn-2的数据输出端Yn-2i连接；依次类推，第(n-1)/2个加减法器CAS(n-1)/2的一个输入端与第(n-1)/2个行缓存器BUF(n-1)/2的数据输出端Y(n-1)/2i连接，其另一个输入端与第(n+3)/2个行缓存器BUF(n+3) /2的数据输出端Y(n+3)/21连接；列卷积电路[7]由(n+1)/2个乘法器CPE1～CPE(n+1)/2和一个加法器树组成，这个加法器树由若干列加法器CAD组成，第一乘法器CPE1的一个输入端与第一加减法器CAS1的输出端连接，其另一个输入端与列卷积系数寄存器组[2]中的寄存器CG1的输出端连接，第二乘法器CPE2的一个输入端与第二加减法器CAS2的输出端连接，其另一个输入端与列卷积系数寄存器组[2]中的寄存器CG2的输出端连接，依次类推，第(n-1)/2乘法器CPE(n-1)/2的一个输入端与第(n-1)/2加减法器CAS(n-1)/2的输出端连接，其另一个输入端与列卷积系数寄存器组[2]中的寄存器CG(n-1)/2的输出端连接，第(n+1)/2乘法器CPE(n+1)/2的一个输入端与中间的第(n+1)/2个行缓存器BUF(n+1)/2的数据输出端Y(n+1)/21连接，其另一个输入端与列卷积系数寄存器组[2]中的寄存器CG(n+1)/2的输出端连接；加法器树由若干列加法器CAD组成，第一列加法器CAD1的个数为(n+1)/4取整数，第一列加法器CAD1的第一个加法器CAD11对第一乘法器CPE1和第二乘法器CPE2的输出求和，第一列加法器CAD1的第二个加法器CAD12对第三乘法器CPE3和第四乘法器CPE4的输出求和，依次类推，第一列加法器CAD1的最后一个加法器CAD1(n+1)/4对第(n-1)/2乘法器CPE(n-1)/2和第(n+1)/2乘法器CPE(n+1)/2的输出求和；第二列加法器CAD2中的加法器分别对第一列加法器CAD1的输出进行两两求和；依次类推，直至完成全部乘法器输出的求和；当被求和的乘法器或者加法器输出的个数为奇数时，剩余的一个乘法器或者加法器的输出并入下一列加法器求和；串行移位寄存器组[8]由n个移位寄存器D1～Dn组成，加法器树的输出端与第一个移位寄存器D1的输入端连接，第一个移位寄存器D1输出端与第二个移位寄存器D2的输入端连接，依次类推，第n-1个移位寄存器D(n-1)的输入端与第n-2个移位寄存器D(n-2)的输出端连接，其输出端与第n个移位寄存器Dn的输入端连接；行向数据合并电路[9]由一组加减法器RAS1～RAS(n-1)/2组成，加减法器的个数为(n-1)/2，每一个加减法器有两个输入端，第一加减法器RAS1 的一个输入端与第一个移位寄存器D1的数据输出端连接，其另一个输入端与第n个移位寄存器Dn的数据输出端连接，第二加减法器RAS2的一个输入端与第二个移位寄存器D2的数据输出端连接，其另一个输入端与第n-1个移位寄存器Dn-1的数据输出端连接；依次类推，第(n-1)/2个加减法器RAS(n-1)/2的一个输入端与第(n-1)/2个移位寄存器D(n-1)/2的数据输出端连接，其另一个输入端与第(n+3)/2个移位寄存器D(n+3)/2的数据输出端连接；行卷积电路[10]由(n+1)/2个乘法器RPE1～RPE(n+1)/2和一个加法器树组成，这个加法器树由若干行加法器RAD组成，第一乘法器RPE1的一个输入端与第一加减法器RAS1的输出端连接，其另一个输入端与行卷积系数寄存器组[3]中的寄存器RG1的输出端连接，第二乘法器RPE2的一个输入端与第二加减法器RAS2的输出端连接，其另一个输入端与行卷积系数寄存器组[3]中的寄存器RG2的输出端连接，依次类推，第(n-1)/2乘法器RPE(n-1)/2的一个输入端与第(n-1)/2加减法器RAS(n-1)/2的输出端连接，其另一个输入端与行卷积系数寄存器组[3]中的寄存器RG(n-1)/2的输出端连接，第(n+1)/2乘法器RPE(n+1)/2的一个输入端与中间的第(n+1)/2个移位寄存器D(n+1)/2的数据输出端连接，其另一个输入端与行卷积系数寄存器组[3]中的寄存器RG(n+1)/2的输出端连接；加法器树由若干行加法器RAD组成，第一列加法器RAD1的个数为(n+1)/4取整数，第一列加法器RAD1的第一个加法器RAD11对第一乘法器RPE1和第二乘法器RPE2的输出求和，第一列加法器RAD1的第二个加法器RAD12对第三乘法器RPE3和第四乘法器RPE4的输出求和，依次类推，第一列加法器RAD1的最后一个加法器RAD1(n+1)/4对第(n-1)/2乘法器RPE(n-1)/2和第(n+1)/2乘法器RPE(n+1)/2的输出求和；第二列加法器RAD2中的加法器分别对第一列加法器RAD1 的输出进行两两求和；依次类推，直至完成全部乘法器输出的求和；当被求和的乘法器或者加法器输出的个数为奇数时，剩余的一个乘法器或者加法器的输出并入下一列加法器求和；最后一列加法器RADlast的输出为高斯模板卷积装置的输出，这里的n值取≥7的奇数。 |
