4电平逻辑解码器

摘要

本发明涉及用于将n个4电平输入数据信号解码成n个2比特信号的4电平逻辑解码器。4电平逻辑解码器包括n个解码电路(120)，其中每个解码电路均包括用来所述将4电平输入数据信号与时钟信号和1比特数据信号进行比较的比较电路(125)。根据比较结果，所述4电平输入数据信号中代表了时钟信号、1比特数据信号、和所述4电平输入数据信号静态值之一的数据比特值的信号被提供至解码逻辑电路(138)。根据这些信号，所述解码逻辑电路(138)随后产生2比特输出数据信号。利用可由HDL建模的简单逻辑器件电路，所述4电平逻辑解码器可很容易地实现。

主权项

1.一种对4电平输入数据信号进行解码的方法，其包括步骤：接收(10)n个4电平输入数据信号、时钟信号、和1比特数据信号，其中n至少为1，利用所述时钟信号和所述1比特数据信号对所述输入数据信号进行4电平编码，所述1比特数据信号在预定的时间间隔内至少改变一次其比特值；把所述n个4电平输入数据信号的每一个和所述时钟信号进行比较(20)，从而据此为所述n个4电平输入数据信号的每一个提供第一比较数据信号；把所述n个4电平输入数据信号的每一个和所述1比特数据信号进行比较(30)，从而据此为所述n个4电平输入数据信号的每一个提供第二比较数据信号；利用所述第一比较数据信号和所述第二比较数据信号并且基于在预定的时间间隔内至少改变一次其比特值的所述1比特数据信号，为所述n个4电平输入数据信号的每一个确定(40)所述4电平输入数据信号的数据比特值是否表示了所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号的静态值中的一个；并且利用解码逻辑电路根据所述确定的数据比特值表示为所述n个4电平输入数据信号的每一个产生(80)2比特输出数据信号。