| 主权项 |
1.一种可校正时脉信号之责务比率(duty rate)的延迟 闭锁回路(DLL),包括: 一时脉缓冲器,接收一外部时脉信号及一反相外部 时脉信号,以藉由缓冲该外部时脉信号及该反相外 部时脉信号产生一上升边缘(rising edge)时脉信号; 一延迟装置,基于一第一比较信号延迟该上升边缘 时脉信号,以产生一第一内部时脉信号、一第二内 部时脉信号、一第一延迟闭锁信号、以及一第二 延迟闭锁信号; 一责务校正装置,接收该第一及该第二内部时脉信 号和该第一及该第二延迟闭锁信号,以产生一混合 时脉信号,该混合时脉信号系藉由混合该第一及该 第二内部时脉信号之相位、并分别应用一第一权 値(weight)及一第二权値至该第一及该第二内部时 脉信号而责务校正; 一延迟模组单元,将该混合时脉信号延迟一预定延 迟时间,以产生一回授时脉信号;以及 一第一相位侦测器,接收该外部时脉信号及该回授 时脉信号,以藉由比较该外部时脉信号及该回授时 脉信号之相位产生该第一比较信号。 2.如申请专利范围第1项之延迟闭锁回路,其中该延 迟装置包括: 一延迟线控制器,接收该第一比较信号和该第一及 该第二延迟闭锁信号,以产生一第一延迟线控制信 号及一第二延迟线控制信号; 一第一延迟线,接收该上升边缘时脉信号,并基于 该第一延迟线控制信号延迟该上升边缘时脉信号, 以产生该第一内部时脉信号; 一第二延迟线,接收该第一内部时脉信号的一反相 信号,并基于该第二延迟线控制信号延迟该反相信 号,以产生该第二内部时脉信号;以及 一闭锁侦测器,接收该第一比较信号,并基于该第 一比较信号决定该第一及该第二延迟线是否被延 迟闭锁,以产生该第一及该第二延迟闭锁信号。 3.如申请专利范围第2项之延迟闭锁回路,其中该责 务校正装置包括: 一第二相位侦测器,接收该第一及该第二内部时脉 信号之反相信号,并决定被接收的该信号中哪个的 下降边缘(falling edge)领先另一个,以产生一第二比 较信号; 一权値控制器,接收该第二比较信号和该第一及该 第二延迟闭锁信号,以产生一权値;以及 一相位混合器,接收该第一及该第二内部时脉信号 ,藉由混合相位、将该权値应用至该第二内部时脉 信号以及将一第二权値应用至该第一内部时脉信 号,以产生该混合时脉信号,其中该第二权値系为 将1减去该权値之一値。 4.如申请专利范围第3项之延迟闭锁回路,其中该权 値包括一第一选择信号、一第二选择信号、一第 一选择反相(bar)信号、以及一第二选择反相信号 。 5.如申请专利范围第4项之延迟闭锁回路,其中当该 第一及该第二延迟闭锁信号位于一第一逻辑准位 时,该权値控制器使得该第一及该第二选择信号位 于一第二逻辑准位,并使得该第一及该第二选择反 相信号位于一第一逻辑准位。 6.如申请专利范围第4项之延迟闭锁回路,其中当该 第一延迟闭锁信号位于一第二逻辑准位且该第二 延迟闭锁信号位于一第一逻辑准位时,该权値控制 器使得该第一及该第二选择信号位于一第一逻辑 准位,并使得该第一及该第二选择反相信号位于一 第二逻辑准位。 7.如申请专利范围第4项之延迟闭锁回路,其中当该 第一及该第二延迟闭锁信号以及该第二比较信号 位于一第二逻辑准位时,该权値控制器使得该第一 选择信号及该第二选择反相信号位于一第一逻辑 准位,并使得该第一选择反相信号及该第二选择信 号位于一第一逻辑准位。 8.如申请专利范围第4项之延迟闭锁回路,其中当该 第一及该第二延迟闭锁信号位于一第二逻辑准位 以及该第二比较信号位于一第一逻辑准位时,该权 値控制器使得该第一选择信号及该第二选择反相 信号位于一第二逻辑准位,并使得该第一选择反相 信号及该第二选择信号位于一第一逻辑准位。 9.如申请专利范围第4项之延迟闭锁回路,其中该相 位混合器包括: 一第一相位选择器,基于该第一及该第二选择信号 和该第一及该第二选择反相信号校正该第一内部 时脉信号的相位;以及 一第二相位选择器,基于该第一及该第二选择信号 和该第一及该第二选择反相信号校正该第二内部 时脉信号的相位。 10.如申请专利范围第9项之延迟闭锁回路,其中该 第一相位选择器包括复数个单元相位混合器,每个 该单元相位混合器接收该第一及该第二选择信号 或该第一及该第二选择反相信号。 11.如申请专利范围第10项之延迟闭锁回路,其中该 复数个单元相位混合器之每一个均包括: 一第一PMOS电晶体,其源极及闸极分别连接于一电 源供应电压以及该第一及该第二内部时脉信号其 中之一; 一第二PMOS电晶体,其源极及闸极分别连接于该第 一PMOS电晶体之汲极以及该第一及第二选择信号和 该第一及该第二选择反相信号其中之一; 一第一NMOS电晶体,其源极及闸极分别连接于一接 地以及该第一及该第二内部时脉信号其中之一;以 及 一第二NMOS电晶体,其汲极及闸极分别连接于该第 二PMOS电晶体之汲极以及该第一及第二选择信号和 该第一及该第二选择反相信号其中之一。 12.一种可校正时脉信号之责务比率的延迟闭锁回 路(DLL),包括: 一时脉缓冲器,接收一外部时脉信号及一反相外部 时脉信号,以藉由缓冲该外部时脉信号及该反相外 部时脉信号产生一上升边缘时脉信号; 一延迟装置,基于一第一比较信号延迟该上升边缘 时脉信号,以产生一第一内部时脉信号、一第二内 部时脉信号、一第一延迟闭锁信号以及一第二延 迟闭锁信号; 一责务校正装置,接收该第一及该第二内部时脉信 号和该第一及该第二延迟闭锁信号,以产生一混合 时脉信号,该混合时脉信号系藉由混合该第一及该 第二内部时脉信号之相位、并分别应用一第一权 値及一第二权値至该第一及该第二内部时脉信号 而责务校正; 一延迟模组单元,将该混合时脉信号延迟一预定延 迟时间,以产生一回授时脉信号;以及 一第一相位侦测器,接收该上升边缘时脉信号及该 回授时脉信号,以藉由比较该上升边缘时脉信号及 该回授时脉信号之相位产生该第一比较信号。 13.如申请专利范围第12项之延迟闭锁回路,其中该 延迟装置包括: 一延迟线控制器,接收该第一比较信号和该第一及 该第二延迟闭锁信号,以产生一第一延迟线控制信 号及一第二延迟线控制信号; 一第一延迟线,接收该上升边缘时脉信号,并基于 该第一延迟线控制信号延迟该上升边缘时脉信号, 以产生该第一内部时脉信号; 一第二延迟线,接收该第一内部时脉信号的一反相 信号,并基于该第二延迟线控制信号延迟该反相信 号,以产生该第二内部时脉信号;以及 一闭锁侦测器,接收该第一比较信号,并基于该第 一比较信号决定该第一及该第二延迟线是否被延 迟闭锁,以产生该第一及该第二延迟闭锁信号。 14.如申请专利范围第13项之延迟闭锁回路,其中该 责务校正装置包括: 一第二相位侦测器,接收该第一及该第二内部时脉 信号之反相信号,并决定被接收的该信号中哪个的 下降边缘领先另一个,以产生一第二比较信号; 一权値控制器,接收该第二比较信号和该第一及该 第二延迟闭锁信号,以产生一权値;以及 一相位混合器,接收该第一及该第二内部时脉信号 ,藉由混合相位、将该权値应用至该第二内部时脉 信号以及将一第二权値应用至该第一内部时脉信 号,以产生该混合时脉信号,其中该第二权値系为 将1减去该权値之一値。 15.如申请专利范围第14项之延迟闭锁回路,其中该 权値包括一第一选择信号、一第二选择信号、一 第一选择反相信号以及一第二选择反相信号。 16.如申请专利范围第15项之延迟闭锁回路,其中当 该第一及该第二延迟闭锁信号位于一第一逻辑准 位时,该权値控制器使得该第一及该第二选择信号 位于一第二逻辑准位,并使得该第一及该第二选择 反相信号位于一第一逻辑准位。 17.如申请专利范围第15项之延迟闭锁回路,其中当 该第一延迟闭锁信号位于一第二逻辑准位且该第 二延迟闭锁信号位于一第一逻辑准位时,该权値控 制器使得该第一及该第二选择信号位于一第一逻 辑准位,并使得该第一及该第二选择反相信号位于 一第二逻辑准位。 18.如申请专利范围第15项之延迟闭锁回路,其中当 该第一及该第二延迟闭锁信号以及该第二比较信 号位于一第二逻辑准位时,该权値控制器使得该第 一选择信号及该第二选择反相信号位于一第一逻 辑准位,并使得该第一选择反相信号及该第二选择 信号位于一第一逻辑准位。 19.如申请专利范围第15项之延迟闭锁回路,其中当 该第一及该第二延迟闭锁信号位于一第二逻辑准 位且该第二比较信号位于一第一逻辑准位时,该权 値控制器使得该第一选择信号及该第二选择反相 信号位于一第二逻辑准位,并使得该第一选择反相 信号及该第二选择信号位于一第一逻辑准位。 20.如申请专利范围第15项之延迟闭锁回路,其中该 相位混合器包括: 一第一相位选择器,基于该第一及该第二选择信号 和该第一及该第二选择反相信号校正该第一内部 时脉信号的相位;以及 一第二相位选择器,基于该第一及该第二选择信号 和该第一及该第二选择反相信号校正该第二内部 时脉信号的相位。 21.如申请专利范围第20项之延迟闭锁回路,其中该 第一相位选择器包括复数个单元相位混合器,每个 该单元相位混合器接收该第一及该第二选择信号 或该第一及该第二选择反相信号。 22.如申请专利范围第21项之延迟闭锁回路,其中该 复数个单元相位混合器之每一个均包括: 一第一PMOS电晶体,其源极及闸极分别连接于一电 源供应电压以及该第一及该第二内部时脉信号其 中之一; 一第二PMOS电晶体,其源极及闸极分别连接于该第 一PMOS电晶体之汲极以及该第一及第二选择信号和 该第一及该第二选择反相信号其中之一; 一第一NMOS电晶体,其源极及闸极分别连接于一接 地以及该第一及该第二内部时脉信号其中之一;以 及 一第二NMOS电晶体,其汲极及闸极分别连接于该第 二PMOS电晶体之汲极以及该第一及第二选择信号和 该第一及该第二选择反相信号其中之一。 23.一种于延迟闭锁回路中校正时脉信号之责务比 率的方法,包括下列步骤: (a)启始该延迟闭锁回路并致能第一延迟线,以产生 一第一内部时脉信号,该延迟闭锁回路包括以串联 方式连接、用以接收一外部时脉信号的一第一延 迟线以及一第二延迟线; (b)使得该第一内部时脉信号通过一回授回路以产 生一回授时脉信号,并将该回授时脉信号与该外部 时脉信号进行比较,直到该外部时脉信号与该回授 时脉信号的上升边缘同步为止; (c)若该外部时脉信号与该回授时脉信号的上升边 缘同步时,致能该第二延迟线以产生一第二内部时 脉信号; (d)使得该第二内部时脉信号通过该回授回路以产 生该回授时脉信号,并将该回授时脉信号与该外部 时脉信号进行比较,直到该外部时脉信号与该回授 时脉信号的上升边缘同步为止;以及 (e)若该外部时脉信号与该回授时脉信号的上升边 缘同步时,致能该第一延迟线。 24.如申请专利范围第23项之于延迟闭锁回路中校 正时脉信号之责务比率的方法,其中该第一内部时 脉信号系藉由缓冲该外部时脉信号所产生。 25.如申请专利范围第23项之于延迟闭锁回路中校 正时脉信号之责务比率的方法,其中步骤(b)中更包 括一步骤(f):若该外部时脉信号与该回授时脉信号 的上升边缘不同步时,控制该第一延迟线的一延迟 量。 26.如申请专利范围第23项之于延迟闭锁回路中校 正时脉信号之责务比率的方法,其中步骤(d)中更包 括一步骤(g):若该外部时脉信号与该回授时脉信号 的上升边缘不同步时,控制该第二延迟线的一延迟 量。 27.如申请专利范围第23项之于延迟闭锁回路中校 正时脉信号之责务比率的方法,更包含下列步骤: h)产生混合时脉信号,其藉由混合第一与第二内部 时脉信号之相位,分别应用第一权値与第二权値至 该第一与该第二内部时脉信号而责务校正;及 i)将该混合时脉信号延迟一预定延迟时间,以产生 回授时脉信号。 图式简单说明: 第1图表示一传统的延迟闭锁回路之方块图; 第2图表示本案一第一实施例之延迟闭锁回路的方 块图; 第3图表示第2图之延迟闭锁回路之运作的流程图; 第4图表示时脉信号之相位的波形图; 第5图表示一责务校正运作的波形图; 第6图表示第2图之权値控制器的电路图; 第7图表示第2图之相位混合器的电路图; 第8图表示第2图之单元相位混合器的电路图;以及 第9图表示本案一第二实施例之延迟闭锁回路的方 块图。 |
