| 主权项 |
1.一种设置于电子装置表面的电路连接结构,包含: 至少一第一导体,系与前述电子装置之内部电路连 接,且该第一导体设置于该电子装置表面的第一位 置,该第一位置与该表面的中心点在一第一方向上 具有一第一距离; 至少一第二导体,系与前述电子装置之内部电路连 接,且该第二导体系设置于该电子装置表面的第二 位置,该第二位置与该表面的中心点在一第二方向 上具有一第二距离,且该第二距离大于或等于前述 第一距离;以及 一导电材料,系用以连接前述第一导体与前述第二 导体。 2.如申请专利范围第1项所述之电路连接结构,其中 前述导电材料、前述第一导体、以及前述第二导 体的连接系于点银胶、或上锡膏制程中完成。 3.如申请专利范围第1项所述之电路连接结构,其中 前述电子装置之外部设有至少一第一电源与至少 一第二电源,且该电路连接结构利用一焊线来与前 述第一电源或前述第二电源连接。 4.如申请专利范围第3项所述之电路连接结构,其中 前述第一电源具有一高电压位准,且前述第二电源 具有一接地位准、或一低电压位准。 5.如申请专利范围第1项所述之电路连接结构,其中 前述电子装置之外部设有至少一第一电源与至少 一第二电源,且该电路连接结构利用一散热片来与 前述第一电源或前述第二电源连接。 6.如申请专利范围第5项所述之电路连接结构,其中 前述第一电源具有一高电压位准,且前述第二电源 具有一接地位准、或一低电压位准。 7.如申请专利范围第1项所述之电路连接结构,其中 前述导电材料为一银胶、锡膏导电薄膜、被动元 件任一或其组合。 8.如申请专利范围第7项所述之电路连接结构,其中 前述被动元件为零欧姆电阻。 9.如申请专利范围第1项所述之电路连接结构,其中 前述导电材料系形成一焊垫。 10.如申请专利范围第1项所述之电路连接结构,其 中前述第一导体为一内部焊垫。 11.如申请专利范围第10项所述之电路连接结构,其 中前述第二导体为一内部焊垫。 12.如申请专利范围第10项所述之电路连接结构,其 中前述第二导体为一输入输出焊垫。 13.如申请专利范围第10项所述之电路连接结构,其 中前述第二导体为铝。 14.如申请专利范围第1项所述之电路连接结构,其 中前述导电材料利用一焊线与一输入输出焊垫连 接。 15.如申请专利范围第1项所述之电路连接结构,其 中前述第一导体为一输入输出焊垫。 16.如申请专利范围第1项所述之电路连接结构,其 中前述第一导体为前述电子装置中的一金属线。 17.如申请专利范围第16项所述之电路连接结构,其 中前述第二导体为前述电子装置中的另一金属线 。 18.如申请专利范围第16项所述之电路连接结构,其 中前述第二导体为一内部焊垫。 19.如申请专利范围第16项所述之电路连接结构,其 中前述第二导体为一输入输出焊垫。 20.如申请专利范围第16项所述之电路连接结构,其 中前述第二导体为铝。 21.如申请专利范围第1项所述之电路连接结构,其 中前述电子装置为一积体电路晶片。 22.如申请专利范围第1项所述之电路连接结构,其 中前述第一方向的方位角等于前述第二方向的方 位角时,前述第二距离系大于前述第一距离。 23.如申请专利范围第1项所述之电路连接结构,其 中前述第一方向的方位角不等于前述第二方向的 方位角时,前述第二距离系大于等于前述第一距离 。 24.一种设置于积体电路晶片表面的电路连接结构, 包含: 至少一第一导体,系与前述积体电路晶片之内部电 路连接,且该第一导体设置于该积体电路晶片表面 的第一位置,该第一位置与该表面的中心点在一第 一方向上具有一第一距离; 至少一第二导体,系与前述积体电路晶片之内部电 路连接,且该第二导体系设置于该积体电路晶片表 面的第二位置,该第二位置与该表面的中心点在一 第二方向上具有一第二距离,且该第二距离大于或 等于前述第一距离;以及 一导电材料,系用以连接前述第一导体与前述第二 导体。 25.如申请专利范围第24项所述之电路连接结构,其 中前述导电材料、前述第一导体、以及前述第二 导体的连接系于点银胶制程、或上锡膏制程中完 成。 26.如申请专利范围第24项所述之电路连接结构,其 中前述积体电路晶片之外部设有至少一第一电源 与至少一第二电源,且该电路连接结构利用一焊线 来与前述第一电源或前述第二电源连接。 27.如申请专利范围第26项所述之电路连接结构,其 中前述第一电源具有一高电压位准,且前述第二电 源具有一接地位准、或一低电压位准。 28.如申请专利范围第24项所述之电路连接结构,其 中前述积体电路晶片之外部设有至少一第一电源 与至少一第二电源,且该电路连接结构利用一散热 片来与前述第一电源或前述第二电源连接。 29.如申请专利范围第28项所述之电路连接结构,其 中前述第一电源具有一高电压位准,且前述第二电 源具有一接地位准、或一低电压位准。 30.如申请专利范围第24项所述之电路连接结构,其 中前述导电材料为一银胶、锡膏导电薄膜、被动 元件任一或其组合。 31.如申请专利范围第30项所述之电路连接结构,其 中前述被动元件为零欧姆电阻。 32.如申请专利范围第24项所述之电路连接结构,其 中前述导电材料系形成一焊垫。 33.如申请专利范围第24项所述之电路连接结构,其 中前述第一导体为一内部焊垫。 34.如申请专利范围第33项所述之电路连接结构,其 中前述第二导体为一内部焊垫。 35.如申请专利范围第33项所述之电路连接结构,其 中前述第二导体为一输入输出焊垫。 36.如申请专利范围第33项所述之电路连接结构,其 中前述第二导体为铝。 37.如申请专利范围第24项所述之电路连接结构,其 中前述导电材料利用一焊线与一输入输出焊垫连 接。 38.如申请专利范围第24项所述之电路连接结构,其 中前述第一导体为一输入输出焊垫。 39.如申请专利范围第24项所述之电路连接结构,其 中前述第一导体为前述积体电路晶片中的一金属 线。 40.如申请专利范围第39项所述之电路连接结构,其 中前述第二导体为前述积体电路晶片中的另一金 属线。 41.如申请专利范围第39项所述之电路连接结构,其 中前述第二导体为一内部焊垫。 42.如申请专利范围第39项所述之电路连接结构,其 中前述第二导体为一输入输出焊垫。 43.如申请专利范围第39项所述之电路连接结构,其 中前述第二导体为铝。 44.如申请专利范围第24项所述之电路连接结构,其 中前述第一方向的方位角等于前述第二方向的方 位角时,前述第二距离系大于前述第一距离。 45.如申请专利范围第24项所述之电路连接结构,其 中前述第一方向的方位角不等于前述第二方向的 方位角时,前述第二距离系大于等于前述第一距离 。 图式简单说明: 第1A图显示一种积体电路晶片之侧视图。 第1B图显示一由第1A图BB'线段方向观察金属线层之 示意图。 第1C图显示一由第1A图AA'线段方向观察绝缘层之示 意图。 第1D图显示积体电路晶片之绝缘层表面输入输出 焊垫的放大图。 第2图显示原缩放比例之积体电路晶片、及其绝缘 层PAS表面之焊垫配置的示意图。 第3A~3D图系显示积体电路晶片其绝缘层PAS表面之 焊垫配置、以及本发明电路连接结构之一实施例 的示意图。 第4A~4C图系显示积体电路晶片其绝缘层PAS表面之 焊垫配置、以及本发明电路连接结构之另一实施 例的示意图。 第5A、5B图系显示积体电路晶片其绝缘层PAS表面之 焊垫配置、以及本发明电路连接结构之另一实施 例的示意图。 第6A、6B图系显示积体电路晶片其绝缘层PAS表面之 焊垫配置、以及本发明电路连接结构之另一实施 例的示意图。 第7图系显示积体电路晶片其绝缘层PAS表面之焊垫 配置、以及本发明电路连接结构之另一实施例的 示意图。 第8图系显示积体电路晶片其绝缘层PAS表面之焊垫 配置、以及本发明电路连接结构之另一实施例的 示意图。 第9图系显示积体电路晶片其绝缘层PAS表面之焊垫 配置、以及本发明电路连接结构之另一实施例的 示意图。 第10图系显示积体电路晶片其绝缘层PAS表面之焊 垫配置、以及本发明电路连接结构之另一实施例 的示意图。 第11图系显示本发明电路连接结构之另一实施例 的示意图。 第12A图显示本发明之另一种积体电路晶片的侧视 图。 第12B图显示本发明之另一种积体电路晶片的侧视 图。 第12C图显示本发明之另一种积体电路晶片的侧视 图。 |
