| 主权项 |
1.一种用于处理器指令的保密执行之系统,包括: 一第一记忆体,其包含启动代码及用第一密钥所加 密之图像,所述图像包含第一部分和第二部分,所 述第一部分用于解密所述第二部分; 一保密嵌入式处理器系统,其包括: 一处理器; 一与所述处理器相通讯之指令超快取记忆体; 一与所述指令超快取记忆体通讯之记忆体控制器; 一与所述指令超快取记忆体通讯之保密控制器;及 一第二记忆体,其位于所述保密嵌入式处理器系统 之外部,并与所述第一记忆体、记忆体控制器及保 密控制器通讯, 其中,所述用第一密钥加密之图像被传输至所述第 二记忆体,存储在所述第二记忆体中的连续存储空 间内,所述连续存储空间的起点在第一位址并且终 点在终端位址,所述指令超快取记忆体被设置为无 效状态,用所述第一密钥加密之图像被所述保密控 制器解密,并由所述保密控制器使用第二密钥再加 密,位于由所述第一位址和终端位址限定的所述连 续存储空间内、用所述第二密钥加密之图像以超 快取记忆体线为单位从所述第二记忆体被读取,再 用所述第二密钥进行解密,然后存储于所述指令超 快取记忆体中,以被所述处理器所执行。 2.如申请专利范围第1项所述之系统,其中所述保密 控制器包括使用三重资料加密标准(3DES)演算法及 所述第一密钥对所述被加密图像进行解密之逻辑 电路。 3.如申请专利范围第1项所述之系统,其进一步包括 一密钥管理模组,该密钥管理模组包括: 以加密形式接收所述第一密钥之逻辑电路; 使用会话密钥对所述被加密之第一密钥进行解密 之逻辑电路; 将所述第一密钥转发到所述保密控制器之逻辑电 路。 4.如申请专利范围第1项所述之系统,其中所述保密 控制器中包括:使用高级加密标准(AES)演算法重加 密所述图像的逻辑电路;及使用所述AES演算法解密 所述超快取记忆体线的逻辑电路。 5.一种提供处理器指令的保密执行的方法,其包括 以下步骤: a.启动处理器,以将加密编码载入到外部记忆体中, 所述加密编码包含第一部分和第二部分,所述第一 部分用于解密所述第二部分;将与所述处理器相关 联之一指令超快取记忆体设置为无效状态; b.使用图像密钥对所述加密编码中解压缩之部分 进行解密,以产生解密解压缩码之第一部分; c.执行所述解密解压缩码之第一部分; d.使用所述图像密钥对所述加密编码中之压缩部 分进行解密,以产生一图像; e.鉴别所述图像; f.解压缩该图像从而使其占据外部记忆体中之连 续的一部分,起点在第一地址并且终点在终端地址 ;及 g.执行所述图像之保密执行,其进一步包括: i. 以超快取记忆体线为单位加密图像; ii. 从由所述第一地址和终端地址限定的所述外部 记忆体中之所述连续的一部分中取出一加密超快 取记忆体线; iii. 截取所述取出过程; iv. 解密所取出之加密超快取记忆体线; v. 确定解密超快取记忆体线是否有效; vi. 若解密超快取记忆体线无效,捕获该解密超快 取记忆体线;及 vii. 若解密超快取记忆体线有效,执行所述解密超 快取记忆体线。 6.如申请专利范围第5项所述之方法,其中使用三重 资料加密标准(3DES)演算法执行所述解密步骤b及d 。 7.如申请专利范围第5项所述之方法,在执行步骤a 之前,所述方法进一步包括以下步骤: h.确定所述图像密钥是否失效,仅于所述图像密钥 还没有失效之条件下,才执行所述步骤a-g。 8.如申请专利范围第5项所述之方法,执行步骤a之 前,所述方法进一步包括以下步骤: h.产生加密编码。 9.如申请专利范围第8项所述之方法,其中所述步骤 h包括: i.压缩所述图像; ii.对所述图像进行散列处理以产生一散列値; iii.加密所述图像;及 iv.存储所述加密编码。 10.如申请专利范围第9项所述之方法,其中在所述 步骤h. ii.中,使用保密散列演算法1(SHA-1)对所述图 像进行散列处理。 图式简单说明: 第一图系本发明之原理方块图,其示出了本发明一 实施例之总体结构和内容; 第二图系本发明一种实施例中可执行编码在快闪 记忆体内于加密及压缩形式时之示意图; 第三图系本发明一种实施例中包含有解密及解压 缩之可执行编码之外部记忆体之示意图; 第四图系本发明一种实施例之取出过程,其中将编 码之超快取记忆体线解密并转发送至指令超快取 记忆体; 第五图系本发明一种实施例之加密图像之产生的 流程图; 第六图系本发明一种实施例存取并使用加密图像 之总体流程图; 第七图系本发明一种实施例之处理器启动过程之 详细流程图; 第八图系本发明一种实施例中切换至保密模式之 流程图; 第九图系本发明一种实施例中保密执行过程之流 程图; 第十图系本发明方法之一简化版本之流程图。 |
