| 摘要 |
一种积体电路元件结构,至少包含有相互层叠之积体电路板、第一金属层、绝缘层及第二金属层,而该第一金属层、绝缘层及第二金属层上系分别具有第一、第二凹槽、凹陷部、第三及第四凹槽,可于该第一、三凹槽中设置导电板,凹陷部中设置阻抗元件,而第二、四凹槽系连通有一导电线圈,藉以形成电容、电阻及电感,且与积体电路板连接。藉此,可让积体电路元件达到缩小体积及薄型化之功效,而使其所设置之电子产品具有较大之使用空间。 |
| 主权项 |
1.一种积体电路元件结构,其包括: 一积体电路板,其至少一面上具有电路布局区,且 该积体电路板之一侧系具有与电路布局区连接之 导通介质区; 一第一金属层,系层叠于上述积体电路板之一面上 ,该第一金属层之一面上至少具有一第一及第二凹 槽,该第一凹槽中系设有一端与导通介质区连接之 导电板; 一绝缘层,系层叠于上述第一金属层之一面上,该 绝缘层之一面上至少具有一凹陷部,该凹陷部中系 设有二端分别与导通介质区连接之阻抗元件,藉以 形成一电阻;及 一第二金属层,系层叠于上述绝缘层之一面上,该 第二金属层之一面上具有与第一、二凹槽对应之 第三及第四凹槽,该第三凹槽中系设有一端与导通 介质区连接之导电板,藉以配合第一凹槽中之导电 板形成一电容,而该第四凹槽系与第二凹槽配合设 置有一导电线圈,而该导电线圈之二端系与导通介 质区连接,藉以形成一电感。 2.依申请专利范围第1项所述之积体电路元件结构, 其中,该导电板系可为金属氧化物。 3.依申请专利范围第1项所述之积体电路元件结构, 其中,该导电板系可为银胶。 4.依申请专利范围第1项所述之积体电路元件结构, 其中,该阻抗元件系可为碳。 图式简单说明: 第1图,系本创作之立体外观示意图。 第2图,系本创作之立体分解示意图。 第3图,系本创作之第一使用状态示意图。 第4图,系本创作之第二使用状态示意图。 第5图,系本创作之第三使用状态示意图。 第6图,系本创作之第四使用状态示意图。 |
